特許

J-GLOBAL ID：200903034935319746

半導体装置およびその製造方法

発明者： 寺内 崇 ,  清水 雅裕
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-198581
公開番号（公開出願番号）：特開2002-016016
出願日： 2000年06月30日
公開日（公表日）： 2002年01月18日
要約：

【要約】【課題】 セルフアラインコンタクト構造を有する半導体装置において、配線間における層間絶縁膜の埋込不良等を抑制することにより、層間絶縁膜に形成されるプラグ間の短絡を抑制する。【解決手段】 半導体基板10の主表面上にシリコン酸化膜1を介して配線を形成する。配線上に窒化膜4を形成し、窒化膜4の上端コーナ部を丸める。窒化膜4を覆う窒化膜6を形成し、これを覆うように層間酸化膜8を形成する。層間酸化膜8には窒化膜4および半導体基板10の主表面に達するコンタクトホールが形成され、このコンタクトホール内にプラグ部12が形成される。

請求項（抜粋）：

主表面を有する半導体基板と、前記主表面上に絶縁膜を介して形成された配線と、前記配線上のハードマスク膜と、前記ハードマスク膜を覆い、丸まった上端コーナ部を有する窒化膜と、前記窒化膜を覆う層間絶縁膜と、前記層間絶縁膜内に形成されるプラグ部と、を備えた、半導体装置。

IPC (3件)：

H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/768

FI (3件)：

H01L 21/28 U ,  H01L 21/28 301 A ,  H01L 21/90 D

Fターム (39件)：

4M104BB01 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD12 ,  4M104DD16 ,  4M104DD17 ,  4M104DD43 ,  4M104DD65 ,  4M104EE12 ,  4M104EE16 ,  4M104EE17 ,  4M104FF14 ,  4M104FF16 ,  4M104FF21 ,  4M104GG16 ,  5F033HH04 ,  5F033HH18 ,  5F033HH26 ,  5F033HH33 ,  5F033MM05 ,  5F033MM08 ,  5F033MM13 ,  5F033NN32 ,  5F033PP06 ,  5F033QQ13 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ75 ,  5F033QQ76 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS04 ,  5F033SS11 ,  5F033VV06 ,  5F033VV16