特許

J-GLOBAL ID：200903034955519997

半導体集積回路装置およびその製造方法

発明者： 飯島 晋平 ,  菅原 安浩 ,  浅野 勇 ,  金井 美鈴
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-173365
公開番号（公開出願番号）：特開平11-026713
出願日： 1997年06月30日
公開日（公表日）： 1999年01月29日
要約：

【要約】【課題】 メモリセルアレイ領域と周辺回路領域との間に段差を生じない技術を提供する。【解決手段】 下部電極60の形成のために用いた酸化シリコン膜53を周辺回路領域に残存させ、容量絶縁膜61、上部電極62を形成し、CVD法による酸化シリコン膜64を堆積した後、厚膜のSOG膜65を塗布して表面を平坦化する。

請求項（抜粋）：

メモリセル選択用MISFETと、前記メモリセル選択用MISFETに直列に接続され、上方に開孔部を有する筒形の下部電極、少なくとも前記下部電極の前記筒形の内面に接して形成された容量絶縁膜および前記容量絶縁膜を介し少なくとも前記下部電極の前記筒形の内面に対向して形成された上部電極を備えた情報蓄積用容量素子とでメモリセルを構成し、前記メモリセルが配置されたメモリセルアレイ領域と、前記メモリセルアレイ領域の周辺の周辺回路領域とを有する半導体集積回路装置の製造方法であって、(a)半導体基板の主面の前記メモリセルアレイ領域に前記メモリセル選択用MISFETおよび前記半導体基板の主面の前記周辺回路領域に周辺回路のMISFETを形成した後、前記メモリセル選択用MISFETおよび周辺回路のMISFETの上部に、前記下部電極の高さに相当する膜厚の第1絶縁膜を堆積する工程、(b)前記メモリセル選択用MISFETの上部の前記第1絶縁膜を開孔して溝を形成する工程、(c)前記溝の内部を含む前記第1絶縁膜の上部に、前記溝が埋まらない膜厚で前記下部電極の一部となる第1導電膜を堆積する工程、(d)前記溝内に形成された前記第1導電膜の凹部を充填する第2絶縁膜を形成し、前記第1絶縁膜の上部の前記第1導電膜を露出する工程、(e)前記第1導電膜をエッチングし、前記溝の内部のみに前記第1導電膜を残す工程、(f)前記凹部を充填する前記第2絶縁膜を除去し、前記下部電極を形成する工程、(g)前記下部電極の表面に前記容量絶縁膜を形成する工程、(h)前記容量絶縁膜上に第2導電膜を堆積し、前記第2導電膜をパターニングして前記上部電極を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 681 F ,  H01L 27/10 621 C