特許

J-GLOBAL ID：200903034963688536

半導体装置及びその製造方法

発明者： 大和田 福夫
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平9-310227
公開番号（公開出願番号）：特開平11-145431
出願日： 1997年11月12日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】 記憶素子を選択する選択FETの保護膜を形成する際のホトマスクの位置合わせによる誤差を吸収するための余裕を不要とする。【解決手段】 情報を記憶する記憶素子を半導体基板主面に形成し、この半導体基板主面上に絶縁膜を介して設けられた半導体層に、前記記憶素子に接続した選択FETとなるTFT(Thin Film Transistor)を形成する。【効果】 ホトマスクの位置合わせによる誤差を吸収するための余裕が不要となるので、半導体チップのサイズを縮小する、或いは半導体装置を更に大容量化することが可能となる。また、選択FETの数量に対する制約が無くなるので、メモリセルの分割単位を小さくすることが可能となる。

請求項（抜粋）：

情報を記憶する記憶素子とこの記憶素子に接続した選択FETとが設けられている半導体装置において、前記記憶素子を半導体基板主面に形成し、この半導体基板主面上に、絶縁膜を介して設けられた半導体層に前記選択FETとなるTFTを形成することを特徴とする半導体装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 29/786

FI (3件)：

H01L 27/10 434 ,  H01L 29/78 371 ,  H01L 29/78 613 B