キャッシュメモリ構成体とその使用方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：山川政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-130074
公開番号（公開出願番号）：特開平6-131263
出願日： 1993年05月07日
公開日（公表日）： 1994年05月13日
要約：

【要約】 (修正有)【目的】多重オーバラップ式のキャッシュ・アクセス結合操作の間のキャッシュの一貫性を維持するキャッシュコントローラのための装置および方法を提供する。【構成】第1のアドレスおよびデータバス4を介して、CPUおよびCC6の双方に結合されている。CCはこれに次いで第2のバス8に結合されており、他のデバイス、プロセッサ、I/Oデバイスおよびメインメモリとの間で相互接続されている。CCにおけるキャッシュ・ディレクトリ15は、外設式のキャッシュの用語法を追跡し、CCの入力バッファ16は、CPUに伝送されたコマンドをバッファリングするため、第1のバス4に接続されている。CCの出力バッファ17は第2のバスに接続されており、第2のバスで動作するデバイスに対してCCから直送されるコマンドのバッファリングをする。出力バッファのデバイスのアドレスがCIQレジスタ20のと合致すると、CCは読み取り無効化のコマンドを発生させる。

請求項（抜粋）：

中央処理ユニット(CPU)およびメインメモリを含むプロセッサ・モジュールからなるコンピュータ・システムの単一コピー式のキャッシュタグ・キャッシュメモリ構成体において複数個のサブブロックによって構成される複数個のブロックからなり、第1のバスによって前記CPUと相互結合されたキャッシュと、前記第1のバスと前記キャッシュとに結合されたキャッシュコントローラとからなり、前記キャッシュコントローラは、前記第1のバスによって前記キャッシュおよび前記CPUに結合され、前記メインメモリが第2のバスによって前記キャッシュコントローラに結合されているキャッシュディレクトリと、前記サブブロックに対応する複数個のステイタスビットフィールドが含まれているとともに、物理アドレスのキャッシュディレクトリ・インデックスフィールドを含むキャッシュディレクトリ・インデックスによって指示される、アドレスタグを含む複数個のタグエントリと前記第1のバス上でのデータ転送を制御するために前記第1のバスに結合された第1のバスのインタフェースおよびコントロール手段と、前記第2のバス上でのデータ転送を制御するために前記第2のバスに結合された第2のバスのインタフェースおよびコントロール手段と、前記第1のバスのインタフェースおよびコントロール手段に結合され、その第1のバスから前記第2のバスに向けて発せられる複数個の第2のバスのアクセス要求のルート設定をするための第1のバスのコマンド・モジュールと、前記第2のバスから前記第1のバスに向けて発せられる複数個の第1のバスのアクセス要求のルート設定をするための第2のバスのコマンド・モジュールと、前記第1および第2のバスのコマンド・モジュールと前記第2のバスのインタフェースおよびコントロール手段とに結合され、前記キャッシュコントローラから前記第2のバスに向けてのコマンドをバッファリングする第1のバッファ手段と、前記第2のバスのコマンド・モジュールと前記第2のバスのインタフェースおよびコントロール手段とに結合され、前記第2のバスから前記第1のバスに向けてのコマンドをバッファリングする第2のバッファ手段とからなることを特徴とするキャッシュメモリ構成体。

引用特許：

出願人引用 (12件)

特開平2-072453
特開平4-302051
特開平4-333955

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