特許

J-GLOBAL ID：200903035013998624

薄膜トランジスタ及びその製造方法

発明者： 高徳 真人
出願人/特許権者： ソニー株式会社
代理人 (1件)： 鈴木 晴敏
公報種別：公開公報
出願番号（国際出願番号）：特願2001-330374
公開番号（公開出願番号）：特開2003-133328
出願日： 2001年10月29日
公開日（公表日）： 2003年05月09日
要約：

【要約】【課題】 多結晶シリコンの横方向結晶成長を効率的且つ合理的に実現可能な薄膜トランジスタの製造方法を提供する。【解決手段】 先ず、絶縁性の基板上に薄膜トランジスタのゲート電極2を形成する。このゲート電極2の上にゲート絶縁膜を介して多結晶シリコンからなる半導体薄膜5を形成する。この半導体薄膜5に不純物を選択的に導入して薄膜トランジスタのチャネル領域とその両側のソース領域及びドレイン領域を形成する。更に、半導体薄膜5の上に層間絶縁膜を介して金属膜を成膜し、ソース領域側及びドレイン領域側を遮閉する一方、チャネル領域を遮閉しない様に金属膜をパタニングして配線8D,8S,8Zに加工する。配線8D,8S,8Zを介して半導体薄膜5にレーザ光を照射しチャネル領域と両側のソース領域及びドレイン領域との間で生じる温度勾配を利用して多結晶シリコンの結晶性を改質する。

請求項（抜粋）：

絶縁性の基板上に薄膜トランジスタのゲート電極を形成するゲート電極形成工程と、ゲート電極の上にゲート絶縁膜を介して多結晶シリコンからなる半導体薄膜を形成する半導体薄膜形成工程と、該半導体薄膜に不純物を選択的に導入して薄膜トランジスタのチャネル領域とその両側のソース領域及びドレイン領域を形成する不純物導入工程と、該半導体薄膜の上に層間絶縁膜を介して金属膜を成膜し、該ソース領域側及びドレイン領域側を遮閉する一方該チャネル領域を遮閉しない様に該金属膜をパタニングして配線に加工する配線加工工程と、該配線を介して該半導体薄膜にレーザ光を照射しチャネル領域と両側のソース領域及びドレイン領域との間で生じる温度勾配を利用して多結晶シリコンの結晶性を改質するレーザアニール工程とを行なう薄膜トランジスタの製造方法。

IPC (4件)：

H01L 21/336 ,  G02F 1/1368 ,  H01L 21/20 ,  H01L 29/786

FI (3件)：

G02F 1/1368 ,  H01L 21/20 ,  H01L 29/78 627 G

Fターム (65件)：

2H092JA24 ,  2H092JA28 ,  2H092JB21 ,  2H092KA05 ,  2H092MA05 ,  2H092MA08 ,  2H092MA12 ,  2H092MA30 ,  2H092NA21 ,  2H092NA29 ,  5F052AA02 ,  5F052BB07 ,  5F052CA04 ,  5F052DA01 ,  5F052DA02 ,  5F052DB02 ,  5F052DB03 ,  5F052DB07 ,  5F052FA19 ,  5F052FA25 ,  5F052GB06 ,  5F052GB08 ,  5F052HA01 ,  5F052JA01 ,  5F110AA30 ,  5F110BB02 ,  5F110CC02 ,  5F110CC08 ,  5F110DD02 ,  5F110EE04 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF28 ,  5F110FF30 ,  5F110FF32 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HL02 ,  5F110HL03 ,  5F110HL05 ,  5F110HL06 ,  5F110HL23 ,  5F110HM07 ,  5F110HM12 ,  5F110HM15 ,  5F110HM19 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN35 ,  5F110NN72 ,  5F110PP03 ,  5F110PP11 ,  5F110PP15 ,  5F110PP24 ,  5F110PP29 ,  5F110PP40 ,  5F110QQ09