特許

J-GLOBAL ID：200903035058669974

半導体装置

発明者： 名取 明生
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-271157
公開番号（公開出願番号）：特開平5-109760
出願日： 1991年10月18日
公開日（公表日）： 1993年04月30日
要約：

【要約】【目的】 半導体基板主表面にサイドウォールスぺーサを有するMOSFETを具備する半導体装置において、サイドウォールスペーサ形成工程での素子分離膜のエッチングを防ぎ、しかる結果、寄生MOSトランジスタの形成を防ぐ。【構成】 ゲート電極4側壁のサイドウォールスぺーサ8が、下層がシリコン酸化膜6、上層がシリコン窒化膜7の2層構造からなる。

請求項（抜粋）：

ゲート電極側壁にサイドウォールスぺーサを有するMOSFETを具備する半導体装置において、前記サイドウォールスぺーサが、下層がシリコン酸化膜、上層がシリコン窒化膜の2層構造からなることを特徴とする半導体装置。

IPC (5件)：

H01L 21/336 ,  H01L 29/784 ,  H01L 21/302 ,  H01L 21/318 ,  H01L 27/088

FI (3件)：

H01L 29/78 301 L ,  H01L 27/08 102 C ,  H01L 29/78 301 G