特許

J-GLOBAL ID：200903035103725732

可変利得増幅回路

発明者： 中川原 智賢
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-031850
公開番号（公開出願番号）：特開平6-252673
出願日： 1993年02月22日
公開日（公表日）： 1994年09月09日
要約：

【要約】【目的】 直線性が良くて、入力ダイナミックレンジが広く、加えて消費電流の増加の少ないIC化に適した可変利得増幅回路を提供する。【構成】 トランジスタQ11のベースに入力IN11を、トランジスタQ12のベースIに入力IN12を、各エミッタにバイアス電流を供給する電流源Ie11 ,Ie12 を、各エミッタと利得制御電流源Ic1との間にPN接合のトランジスタQ13,Q14を接続し、各コレクタから差動出力を取り出す差動トランジスタ対DC1 を、DC2 〜DCn まで並列接続する。各差動トランジスタ対DC1 〜DCn の動作点オフセットをオフセット電圧手段V11〜Vn1により付与する。オフセット電圧手段V11〜Vn1に基づく出力電流を合成回路11により合成する。可変電流源Ic1〜Icnの電流制御に対応してオフセット発生手段V11〜Vn1のオフセット量を制御する。

請求項（抜粋）：

それぞれのベースに信号を入力する第1および第2のトランジスタと、前記第1および第2のトランジスタの各エミッタにバイアス電流を供給する第1および第2の電流源と、前記第1および第2のトランジスタの各エミッタと利得制御電流源との間に接続したPN接合と、前記第1および第2のトランジスタの各コレクタから差動出力を取り出す手段とからなる差動トランジスタ対を並列接続してなり、前記差動トランジスタ対の動作点オフセットを付与するためのオフセット発生手段と、前記オフセット発生手段の出力電流を合成する出力合成手段と、前記利得制御電流源の電流制御に対応して前記オフセット発生手段のオフセット量を制御するオフセット制御手段とからなることを特徴とする可変利得増幅回路。

IPC (3件)：

H03G 3/10 ,  H03F 1/02 ,  H03F 3/45