特許
J-GLOBAL ID：200903035108634220
半導体メモリチップ
発明者：
出願人/特許権者：
代理人 (1件)：
則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平4-274738
公開番号（公開出願番号）：特開平6-131884
出願日： 1992年10月14日
公開日（公表日）： 1994年05月13日
要約：
【要約】【目的】 本発明は、フラッシュ型のEEPROMへの書き込みデータのベリファイエラーをそのエラー程度によっては正常に書き込まれたと見做す判断をすることにより、メモリ内の欠陥を修復してメモリ領域を効率的に使用することを目的としている。【構成】 本発明において、ベリファイ部14はSRAM13内に保存されている書き込みデータを制御部12を介してベリファイしながらフラッシュ型EEPROM11に書き込む。カウンタ15はこのベリフアィ時に生じるベリファイエラーの個数をカウントする。合否判定部17はカウンタ15でカウントされたエラー個数がECC処理にて修復可能なSRAM16に保存されている許容個数以下であった場合、ベリファイエラーが生じた書き込みデータに対しても書き込み完了の判定結果を外部に出力する。これにより、ベリファイエラーが生じる度に、外部のコントローラ等はエラー処理を行わなくて済む。
請求項（抜粋）：
フラッシュ型EEPROMへの書き込みデータをベリファイするベリファイ回路を内蔵すると共に、前記フラッシュ型EEPROMを構成する半導体メモリチップにおいて、前記ベリファイ回路によるベリファイ時に発生するベリファイエラー個数を計数する計数手段と、この計数手段によって計数されたエラー個数と予め設定された許容エラー個数とを比較する比較手段と、この比較手段により前記エラー個数が前記許容エラー個数以下であることが検出されると、前記書き込みデータが前記フラッシュ型EEPROMに正しく書き込まれたと見做す判定を行ってこの判定結果を外部に出力する判定手段とを具備したことを特徴とする半導体メモリチップ。
IPC (2件)：
G11C 16/06
, G11C 29/00 303
