マッチドフィルタ回路

発明者： , , ,
出願人/特許権者： ,
代理人 (1件)：山本誠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-212517
公開番号（公開出願番号）：特開平9-046173
出願日： 1995年07月28日
公開日（公表日）： 1997年02月14日
要約：

【要約】【目的】従来に比較してさらに消費電力を抑えたマッチドフィルタ回路を提供することを目的とする。【構成】同期捕捉後に一部の信号のみサンプリングすればよいという経験則に基づき、不要の回路への電力供給を中断する。また本発明は拡散符号が1ビットデータ列であることに注目し、入力信号を時系列のアナログ信号としてサンプル・ホールドした後、これをマルチプレクサによって「1」または「-1」の系列に分岐し、それぞれの系列信号を容量結合によって並列加算し、この回路における電力供給を間欠的に行う。

請求項（抜粋）：

入力電圧に接続された第1アナログスイッチ(SW31)と、この第1アナログスイッチの出力に接続された第1接合キャパシタンス(C31)と、この第1接合キャパシタンスの出力に接続された奇数段のMOSインバータよりなる第1反転増幅部(AMP31)と、この第1反転増幅部の出力を入力に接続する第1帰還キャパシタンス(CF4)とを有する複数の第1サンプル・ホールド回路(S/H)であって、入力電圧に対して直列に接続されたサンプル・ホールド回路と;各サンプル・ホールド回路に対応して設けられた第1乗算回路(MUL)であって、対応するサンプル・ホールド回路(S/H)の出力に並列接続された複数の第1マルチプレクサ(MUX1〜MUX3)と、これら第1マルチプレクサの出力を統合する第1容量結合(CP1)と、この第1容量結合の出力に接続された奇数段のMOSインバータよりなる第2反転増幅部(AMP1)と、この第2反転増幅部の出力を入力に接続する第2帰還キャパシタンス(CF4)とを有する第1乗算回路(MUL)と;前記第1乗算回路の出力に接続された第2容量結合(CP2)を有する第1加算部(ADDER)と;を備えたマッチドフィルタ回路において、前記MOSインバータは第2アナログスイッチ(SWS)を介して電源に接続されていることを特徴とするマッチドフィルタ回路。

IPC (3件)：

H03H 11/04 , H04L 7/00 , H04L 7/10

FI (3件)：

H03H 11/04 Z , H04L 7/00 C , H04L 7/10

前のページに戻る