特許
J-GLOBAL ID：200903035115302632
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平5-207262
公開番号（公開出願番号）：特開平7-045081
出願日： 1993年07月29日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 その所要レイアウト面積の増大を抑え製造プロセスを簡素化しつつ特にライトリカバーリードにおいて充分な書き込み及び読み出し信号量を得うる高抵抗負荷型セルを実現する。この結果、キャッシュメモリを構成する高抵抗負荷型のスタティック型RAM等の高速化を推進し、その信頼性を高める。【構成】 メモリアレイMARYを構成するメモリセルMCのそれぞれを、Nチャンネル型の駆動MOSFETN1及びN2ならびにこれらの駆動MOSFETのドレイン側に設けられた高抵抗負荷からなる一対のインバータが交差結合されてなるラッチと、このラッチの非反転入出力ノードna及び反転入出力ノードnbと対応する相補ビット線B0*〜Bn*の非反転及び反転信号線との間に設けられるPチャンネル型の選択MOSFETP1及びP2とにより構成し、ワード線W0〜Wmの選択レベルを回路の接地電位のようなロウレベルとする。
請求項（抜粋）：
第1導電型の駆動MOSFETならびに上記駆動MOSFETのドレイン側に設けられる負荷手段からなる一対のインバータが交差結合されてなるラッチと、上記ラッチの非反転及び反転入出力ノードと対応する相補ビット線の非反転及び反転信号線との間にそれぞれ設けられる第2導電型の一対の選択MOSFETとを含むスタティック型メモリセルが格子状に配置されてなるメモリアレイを具備することを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/418
, G11C 11/412
G11C 11/34 301 B
, G11C 11/40 301
