特許

J-GLOBAL ID：200903035153161929

位相同期装置、デコーダ及び半導体集積回路装置

発明者： 鈴木 輝夫
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平7-195324
公開番号（公開出願番号）：特開平9-046326
出願日： 1995年07月31日
公開日（公表日）： 1997年02月14日
要約：

【要約】【課題】低消費電力化を図ることができる位相同期装置を提供する。【解決手段】位相同期装置28は同期用カウンタ33と、補正回路34とを含む。カウンタ33はカウントアップするまでのパルス数が変更可能であり、かつ、基準クロックCK2のパルスをカウントするとともに、予め定めた数のパルスをカウントしたときカウントアップ信号SCUを受信クロックとして出力する。クロックCK2は送信クロックの周波数の整数倍の周波数を持つ。カウンタ33はクロックCK2のパルスをカウントする毎に0から順次上昇するカウント値CV1を出力し、途中から負数に切り替わるとともに0まで順次上昇するカウント値CV1を出力する。補正回路34はカウンタ33がカウントアップするまでのパルス数を、受信データの各データコード部に対応するカウント値CV1に基づいて直接変更することにより受信クロックの位相のずれを補正する。

請求項（抜粋）：

所定周波数の送信クロックに同期したデータコード部を備えたデータを受信し、その受信データに基づいて該受信データにおける送信クロックに同期した受信クロックを生成するようにした位相同期装置であって、カウントアップするまでのパルス数が変更可能であり、かつ、前記送信クロックの周波数の整数倍の周波数を持つ第1の基準クロックのパルスをカウントするとともに、予め定めた数のパルスをカウントしたときカウントアップ信号を前記受信クロックとして出力するための同期用カウンタと、該同期用カウンタは前記第1の基準クロックのパルスをカウントする毎に負数を含むカウント値を出力することと、前記同期用カウンタがカウントアップするまでのパルス数を、前記受信データの各データコード部に対応する前記同期用カウンタのカウント値に基づいて直接変更することにより前記受信クロックの位相のずれを補正するための補正回路とを備える位相同期装置。

IPC (3件)：

H04L 7/027 ,  H03L 7/06 ,  H04L 25/40

FI (3件)：

H04L 7/02 A ,  H04L 25/40 D ,  H03L 7/06 B