特許

J-GLOBAL ID：200903035156047949

集積回路

発明者： 渡 辺 裕 待
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-230587
公開番号（公開出願番号）：特開平6-076564
出願日： 1992年08月28日
公開日（公表日）： 1994年03月18日
要約：

【要約】【目的】 シンクロナスDRAMにおいてシリアルアクセス、ラップアクセスなどのSDRAMの基本的な動作を実現する。【構成】 パーシャルデコーダ41、42により選択された複数のカラムデコーダ31、32の中の1つにより、カラムセレクトドライブライン/CDRVの状態をデコードして、複数のカラム選択信号CSL0〜CSL7を発生して、コア部5のカラム選択を行なう。データバッファ2により、コア部5のデータ線DQ0〜DQ3を選択的にリードライトデータ線RWD0、RWD1に接続する。データレジスタ1により、リードライトデータ線RWD0、RWD1のデータを、タップアドレスに基づく信号R1、R2に基づいて選択的に外部に接続する。これにより、コア部5を、タップアドレスで切り替えてアクセス可能としている。

請求項（抜粋）：

メモリセルアレイ中のデータをカラムを介してコア部のデータ線に送り、このコア部におけるデータ線につながるカラムセレクト線を、カラム選択手段によって活性化して、このコア部における前記データ線からデータを読み出す集積回路において、前記カラム選択手段は、1つの前記コア部のデータ線につながる前記カラムセレクト線の複数本を一度に活性化するものとして構成されている、集積回路。

引用特許：

審査官引用 (3件)

• 特開平4-047589
  
• 特開平4-042490
  
• 特開平4-184798