特許

J-GLOBAL ID：200903035158794555

半導体集積回路装置およびその製造方法

発明者： 福井 宗利
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-066420
公開番号（公開出願番号）：特開2001-257272
出願日： 2000年03月10日
公開日（公表日）： 2001年09月21日
要約：

【要約】【課題】 素子特性のばらつきが抑えられたアナログ・デジタル混在LSI用CMOSFETを形成することのできる技術を提供する。【解決手段】 容量素子Csの下層電極4aおよび抵抗素子Rsの抵抗体4bを構成する第1層多結晶シリコン膜7の膜厚を、浅溝アイソレーションを構成する溝2の内部に埋め込まれた酸化シリコン膜3の上面と活性領域の半導体基板1の表面との高低差dとほぼ同じかまたはそれ以下とすることにより、第1層多結晶シリコン膜7の上層に堆積される第2層多結晶シリコン膜8の表面の凹凸を平滑化する。

請求項（抜粋）：

容量素子と、抵抗素子と、MISトランジスタとを有し、前記容量素子の下層電極および前記抵抗素子の抵抗体が第1導電膜で構成され、前記容量素子の上層電極および前記MISトランジスタのゲート電極が第2導電膜で構成された半導体集積回路装置において、前記容量素子および前記抵抗素子は、素子分離領域を構成する素子分離用絶縁膜上に形成され、前記MISトランジスタは活性領域の半導体基板に形成され、前記素子分離領域を構成する素子分離用絶縁膜の上面は前記活性領域の半導体基板の表面よりも相対的に低く、前記第1導電膜の膜厚は、前記素子分離領域を構成する素子分離用絶縁膜の上面と前記活性領域の半導体基板の表面との高低差と同程度以下であることを特徴とする半導体集積回路装置。

IPC (8件)：

H01L 21/8234 ,  H01L 27/06 ,  H01L 21/76 ,  H01L 21/762 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092

FI (6件)：

H01L 27/06 102 A ,  H01L 21/76 L ,  H01L 21/76 D ,  H01L 27/04 R ,  H01L 27/04 C ,  H01L 27/08 321 D

Fターム (33件)：

5F032AA03 ,  5F032AA34 ,  5F032AA44 ,  5F032AA77 ,  5F032AA82 ,  5F032CA01 ,  5F032CA03 ,  5F032CA11 ,  5F032CA17 ,  5F032DA02 ,  5F032DA03 ,  5F032DA23 ,  5F032DA33 ,  5F032DA43 ,  5F032DA53 ,  5F038AC05 ,  5F038AC15 ,  5F038AC18 ,  5F038AR09 ,  5F038AZ10 ,  5F038DF12 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ20 ,  5F048AA01 ,  5F048AB10 ,  5F048AC10 ,  5F048BA01 ,  5F048BC06 ,  5F048BE09 ,  5F048BG05