特許

J-GLOBAL ID：200903035163143236

半導体パッケージの製造方法

発明者： 川口 均
出願人/特許権者： 住友ベークライト株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願2002-151833
公開番号（公開出願番号）：特開2003-347357
出願日： 2002年05月27日
公開日（公表日）： 2003年12月05日
要約：

【要約】【課題】 素子機能面上に空間を必要とする半導体・MEMS素子のパッケージを効率よく小型化する方法を提供する。【解決手段】 半導体・MEMS素子の機能面をサブストレートに正対するように搭載し、サブストレートと半導体・MEMS素子を電気的に接合させてなる半導体・MEMSパッケージにおいて、半導体素子機能面とサブストレートの間に空間を設けるために、半導体・MEMS素子上に感光性絶縁樹脂を配置し、該空間部をフォトリソグラフィーの手法により形成する半導体パッケージの製造方法。

請求項（抜粋）：

半導体・MEMS素子の機能面をサブストレートに正対するように搭載し、サブストレートと半導体・MEMS素子を電気的に接合させてなる半導体・MEMSパッケージにおいて、半導体素子機能面とサブストレートの間に空間部を設けるために、半導体・MEMS素子機能面上に感光性樹脂を配置し、該空間部をフォトリソグラフィーの手法により形成することを特徴とする半導体パッケージの製造方法。

IPC (6件)：

H01L 21/60 311 ,  B81C 3/00 ,  C09J 4/00 ,  C09J 5/00 ,  C09J161/06 ,  C09J163/00

FI (6件)：

H01L 21/60 311 S ,  B81C 3/00 ,  C09J 4/00 ,  C09J 5/00 ,  C09J161/06 ,  C09J163/00

Fターム (19件)：

4J040EB031 ,  4J040EC001 ,  4J040FA13 ,  4J040FA17 ,  4J040FA25 ,  4J040GA01 ,  4J040HA006 ,  4J040JB08 ,  4J040KA13 ,  4J040KA42 ,  4J040NA20 ,  4J040PA30 ,  4J040PA32 ,  5F044KK01 ,  5F044LL00 ,  5F044LL17 ,  5F044RR17 ,  5F044RR18 ,  5F044RR19