特許
J-GLOBAL ID：200903035183869110
不揮発性半導体メモリ素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平7-011469
公開番号（公開出願番号）：特開平8-204031
出願日： 1995年01月27日
公開日（公表日）： 1996年08月09日
要約：
【要約】【構成】 シリコン基板1上にトンネル酸化膜2を介して全面に第1のポリシリコン膜3及びシリコン窒化膜4を形成する。次に、第1のポリシリコン膜3及びシリコン窒化膜4を所定の形状にパターニングし、全面に第2のポリシリコン膜5を形成し、エッチバックすることによりサイドウォールを形成する。次に、シリコン窒化膜4を除去し、全面にONO膜6を形成し、その上にポリサイド膜7を形成する。次に、ポリサイド膜7、ONO膜6及び第1、第2のポリシリコン膜3、5を所定の形状にパターニングする。【効果】 コントロールゲートとフローティングゲートとの対向面積が大きくなるので、従来通りの膜厚でも、ゲートガップリング比を大きく設定することができる。
請求項（抜粋）：
半導体基板上にトンネル酸化膜を介して全面にフローティングゲート材料となる第1のシリコン膜及び第1の絶縁膜を形成する工程と、上記第1のシリコン膜及び上記第1の絶縁膜を所定の形状にパターニングする工程と、全面に第2のシリコン膜を形成し、エッチバックすることによりサイドウォールを形成する工程と、上記第1の絶縁膜を除去し、上記第1のシリコン膜の一対の側面部に該第1のシリコン膜表面より高さの高い、第2のシリコン膜からなる凸部を形成する工程と、全面に第2の絶縁膜を形成し、該第2の絶縁膜上にコントロールゲート材料となる導電膜と形成する工程と、フォトエッチングにより、上記導電膜、上記第2絶縁膜及び上記第1及び第2シリコン膜を所定の形状にパターニングする工程とを有することを特徴とする、不揮発性半導体メモリ素子の製造方法。
IPC (3件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
