特許
J-GLOBAL ID：200903035209508510
先入れ先出しメモリのための標識検出
発明者：
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出願人/特許権者：
代理人 (1件)：
岡部 正夫 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-210368
公開番号（公開出願番号）：特開平9-179721
出願日： 1996年08月09日
公開日（公表日）： 1997年07月11日
要約：
【要約】【課題】 FIFOの回路における遅延時間の短縮等を図る。【解決手段】 データワードと関連するエラービットを持つ先入れ先出しメモリ(302)内のエラー状態ビットをセットするための技法が提供される。エラーを示すためにセットされた関連するエラービットを持つワードがFIFO内に書き込まれると、書込ポインタ(307)が捕捉され、標識(EIF)がセットされ、FIFOがエラーを持つワードを含むことが示される。エラーを持つ第二のワードが書き込まれると、このポインタ値が捕捉され、現在の値と書き替えられる。FIFOが読み出されるとき、読出ポインタ(309)が捕捉された書込ポインタと比較される。値が等しく、かつ、FIFOが読み出されたとき、標識が解除され、FIFO内にそれ以上のエラーが存在しないことが示される。一つの実施例においては、FIFO内の各ワードは、8つのデータビットと3つのエラービットを持つ。モデム内のUARTを実現するために使用されるFIFOは、典型的には、16個あるいは32個のワードを含む。
請求項（抜粋）：
先入れ先出しメモリ(302)を含む集積回路であって、この回路が:複数のメモリ位置(0、1、2、3)を含み、ここで各位置がデータワードを格納するためのデータ部分および少なくとも1つのエラービットを格納するためのエラー部分を含み、この回路がさらに読み出される位置を指定するための読出ポインタ(309)、および書き込まれる位置を指定するための書込ポインタ(307);および少なくとも1つのエラービットがエラー部分内に格納されていることを示すための標識ビット(EIF)を含み;前記のメモリがさらに、前記の書込ポインタの現在の位置を、少なくとも1つのエラービットが前記の現在の位置のエラー部分内に書き込まれたときラッチするためのバッドポインタラッチ(314)を含むことを特徴とする集積回路。
IPC (6件)：
G06F 5/06 311
, G06F 11/10 330
, G06F 11/30 320
, G06F 12/00 594
, G06F 12/16 310
, G11C 7/00 318
G06F 5/06 311
, G06F 11/10 330 K
, G06F 11/30 320 F
, G06F 12/00 594
, G06F 12/16 310 D
, G11C 7/00 318 Z
