特許

J-GLOBAL ID：200903035238253652

半導体装置及びその駆動方法

発明者： 大塚 隆 ,  森田 清之 ,  上田 路人
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-314749
公開番号（公開出願番号）：特開2002-198497
出願日： 2001年10月12日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 リードディスターブが少なく、飽和ドレイン電流も容易に確保できるMFS型FETを提供する。【解決手段】 不揮発性半導体記憶素子は、浮遊ゲート電極9と、浮遊ゲート電極9にそれぞれ接続されている常誘電体キャパシタ2及び強誘電体キャパシタ3とを備えている。第1分極用電圧供給端子4と第2分極用電圧供給端子5との間に電圧を印加することにより、強誘電体キャパシタ3の強誘電体膜に情報としての分極が発生する。また、ソース・ドレイン領域につながる接地端子7及び電源電圧端子8の間に読み出し用電圧が印加されると、浮遊ゲート電極9の電荷保持状態に応じてMISFETがオン・オフいずれかに動作することにより、浮遊ゲート電極9中の情報が読み出される。

請求項（抜粋）：

半導体基板と、上記半導体基板の上に形成されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成された浮遊ゲート電極と、上記半導体基板内の上記浮遊ゲート電極の両側方に形成された第1導電型のソース・ドレイン領域と、上記浮遊ゲート電極に接続され、常誘電体層を有する常誘電体キャパシタと、上記浮遊ゲート電極に接続され、強誘電体層を有する強誘電体キャパシタと、上記常誘電体キャパシタ及び強誘電体キャパシタにそれぞれ接続され、上記強誘電体キャパシタに分極を発生させるための電圧を印加する第1及び第2分極用電圧印加端子とを備えている半導体装置。

IPC (5件)：

H01L 27/105 ,  G11C 11/22 501 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 11/22 501 A ,  H01L 27/10 444 A ,  H01L 29/78 371

Fターム (8件)：

5F083FR07 ,  5F083GA06 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083NA01 ,  5F083NA08 ,  5F101BA62