特許
J-GLOBAL ID：200903035278780388
同期式半導体記憶装置及びその試験方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-205264
公開番号（公開出願番号）：特開平8-069700
出願日： 1994年08月30日
公開日（公表日）： 1996年03月12日
要約：
【要約】【目的】 同期式半導体記憶装置を試験するための技術に関し、単体での試験を可能にしてスキャン試験の簡略化を図ると共に、LSIチップ全体の有効利用を図りその集積度を高めることを目的とする。【構成】 メモリセルアレイ1の各コラムに対応して設けられた複数段のレジスタ部を備え、各段のレジスタ部が、入力データIi 、テストモード時の出力データTAi 又はスキャン入力データSIi のいずれか一つを内部制御信号a〜cに基づいて選択するセレクタ12i と、その選択されたデータを内部クロック信号CKM* ,CKS* に応答してラッチするレジスタ13i とを有し、各レジスタがセレクタを介してスキャン・チェーンを構成し、スキャンモードからテストモードに移行した際に、非同期の書き込み信号LDを用いて任意のコラムに対応するメモリセルへデータを書き込むように構成する。
請求項（抜粋）：
外部から供給される制御信号(SM,XMM)及びクロック信号(CK,TCK,ACK,BCK)に基づいて各種動作モードを指定する内部制御信号(a〜c)及び内部クロック信号(CKM* ,CKS* )を生成するテスト制御回路(10)と、メモリセルアレイ(1)の各コラム毎に対応して設けられた複数段のレジスタ部とを具備し、各段のレジスタ部は、対応するコラムへの入力データ(Ii )、テストモード時に対応するコラムから出力される出力データ(TAi )又はスキャンモード時に入力されるスキャンデータ(SIi )のいずれか一つを前記内部制御信号に基づいて選択するセレクタ(12i )と、該セレクタから選択出力されたデータを前記内部クロック信号に応答してラッチし出力するデータレジスタ(13i )とを有し、前記各段のレジスタ部のデータレジスタは、その出力端が対応するコラムに接続されると共に、前記セレクタを介して順次接続されてスキャン・チェーンを構成しており、スキャンモードからテストモードに移行した際に、非同期の書き込み信号(LD)を用いて前記メモリセルアレイ内の任意のコラムに対応するメモリセルへデータを書き込むことを特徴とする同期式半導体記憶装置。
IPC (2件)：
G11C 29/00 303
, G01R 31/28
