特許
J-GLOBAL ID：200903035323239812
ポリシング制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
境 廣巳
公報種別：公開公報
出願番号（国際出願番号）：特願平7-354437
公開番号（公開出願番号）：特開平9-186699
出願日： 1995年12月28日
公開日（公表日）： 1997年07月15日
要約：
【要約】【課題】 ATM網のポリシング制御において、セル到着時刻を求める基準時刻カウンタのビット数を削減しても正しくポリシング判定できるようにする。【解決手段】 基準時刻カウンタの1周期をセル間隔及びCDV許容値の和の最大値の4倍以上に設定する。また前記最大値に相当する時間以上の一定時間毎に交互にセットされる第1及び第2フラグf0i,f1i を設ける。セル到着時のポリシング判定では、先ず第1及び第2フラグf0i,f1i をチェックし(S3)、共にセットされていれば、充分なセル間隔が空いているので適合と判定する(S6)。それ以外は、ユーザ指定のセル間隔Ti,CDV許容値τi,前セル到着時に求めていた予想到着時刻TATi を考慮して詳細なポリシング判定を行う(S4,5)。この際、判定の演算範囲は基準時刻カウンタの周期の1/2未満に収まるので、基準時刻カウンタが最大値から0の境界を超えて時刻の逆転が生じていても正常に判定できる。
請求項（抜粋）：
ATM網においてコネクション上のセルをポリシング制御する装置において、ユーザが指定したセル間隔およびCDV許容値を保持するパラメータメモリ部と、前記セル間隔および前記CDV許容値の和の最大値に相当する時間の少なくとも4倍以上の時間を1周期とする基準時刻カウンタと、ポリシング判定に用いる変数値を次のセル到着まで保持する演算用メモリ部と、少なくとも前記最大値に相当する時間以上の一定時間毎に交互にセットされ、且つ、ポリシング判定で参照されて適合と判定された時点でリセットされる第1および第2のフラグを保持するフラグメモリ部と、新たなセルの到着毎に、前記基準時刻カウンタの現在時刻,前記パラメータメモリ部のセル間隔およびCDV許容値,前記演算用メモリ部の変数値ならびに前記フラグメモリ部の第1および第2のフラグを参照して、当該到着したセルのポリシング判定を行うポリシング判定部と、該ポリシング判定部で適合と判定されたセルは通過させ、違反と判定されたセルは廃棄またはタギングを行うセル制御部とを備え、且つ、前記ポリシング判定部は、詳細なポリシング判定に先立って前記第1および第2のフラグが共にセットされているか否かを調べ、共にセットされているときは適合と判定する構成を有することを特徴とするポリシング制御装置。
IPC (2件)：
FI (2件)：
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