特許

J-GLOBAL ID：200903035333241289

位相シフトマスクの製造方法及びスパッタリング装置

発明者： 石渡 直行 ,  長谷川 秀明 ,  後田 浩司
出願人/特許権者： 富士通株式会社
代理人 (1件)： 有我 軍一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-296234
公開番号（公開出願番号）：特開平8-152706
出願日： 1994年11月30日
公開日（公表日）： 1996年06月11日
要約：

【要約】【目的】 位相シフターパターンを形成する際、工程数を増やすことなくチャージアップ防止用膜を容易に形成することができるとともに、工程数を増やすことなくチャージアップ防止用膜を下地と選択性良く容易に剥離することができる。【構成】 透明基板1上に少なくとも酸素または窒素を含むクロム系材質からなる減衰シフター膜2及びクロム膜3を順次形成する工程と、次いで、該クロム膜3上に電子線レジスト4を塗布した後、該電子線レジスト4をパターン描画する工程と、次いで、該電子線レジスト4を現像処理してレジストパターン4aを形成する工程と、次いで、該レジストパターン4aをマスクとして、該クロム膜3及び該減衰シフター膜2を一括にエッチングして、減衰シフターパターン2aを形成する工程と、次いで、該レジストパターン4a及び該クロム膜3を除去する工程とを含む。

請求項（抜粋）：

透明基板(1)上に酸素を含むクロム系材質からなる減衰シフター膜(2)及びクロム膜(3)を順次形成する工程と、次いで、該クロム膜(3)上に電子線レジスト(4)を塗布した後、該電子線レジスト(4)をパターン描画する工程と、次いで、該電子線レジスト(4)を現像処理してレジストパターン(4a)を形成する工程と、次いで、該レジストパターン(4a)をマスクとして、該クロム膜(3)及び該減衰シフター膜(2)を一括にエッチングして、減衰シフターパターン(2a)を形成する工程と、次いで、該レジストパターン(4a)及び該クロム膜(3)を除去する工程とを含むことを特徴とする位相シフトマスクの製造方法。

IPC (5件)：

G03F 1/08 ,  C23C 14/34 ,  C23C 14/35 ,  C23F 1/00 102 ,  H01L 21/203