特許
J-GLOBAL ID:200903035335070910
集積回路及びゲートアレイ用マスタチツプ
発明者:
,
出願人/特許権者:
代理人 (1件):
高矢 諭 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平3-276836
公開番号(公開出願番号):特開平5-006983
出願日: 1991年09月27日
公開日(公表日): 1993年01月14日
要約:
【要約】【目的】 集積回路レイアウト面積を減少させながら、最適のファンアウト調整を可能とする。【構成】 一般セル20と共に、ファンアウト調整用セル10を備える。これら一般セル20とファンアウト調整用セル10とは、論理回路が同一であり、遅延時間だけが異なる。例えば、これら一般セル20とファンアウト調整用セル10とをセルライブラリ中や、内部論理回路領域の少なくとも一部が複数の基本セルのアレイ構成となっているゲートアレイ用マスタチップ中に備えることにより、最適のファンアウト調整を容易に行うことが可能である。
請求項(抜粋):
セルライブラリ中のセルの集積回路パターンを用いて集積回路レイアウトが構成された集積回路において、ファンアウト調整用セルを備え、配置配線後にファンアウトを調整することによって、スキューを調整可能としたことを特徴とする集積回路。
IPC (4件):
H01L 27/118
, H01L 21/82
, H01L 27/04
, H03K 19/173
FI (2件):
H01L 21/82 M
, H01L 21/82 P
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