特許
J-GLOBAL ID：200903035358892527
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161488
公開番号（公開出願番号）：特開平11-008387
出願日： 1997年06月18日
公開日（公表日）： 1999年01月12日
要約：
【要約】【課題】 ソース/ドレインを深くせず、十分なコンタクト幅を保ったままで、高速化を図るとともに、接合リーク電流を低減させ、微細化しても素子特性を劣化させることのない半導体装置およびその製造方法を提供する。【解決手段】 ソース/ドレイン10とフィールド酸化膜2の境界部分で、ソース/ドレイン10よりも深い部分にn型不純物層12が形成されているため、Coシリサイド層11などの金属シリサイド層がフィールド酸化膜2の下に潜り込んだり、フィールド酸化膜2の端部が落ち込んだりしても、金属シリサイド層11が直接ウェルやチャネルカット注入層4またはチャネル注入層5と接続したり、ソース/ドレイン10とウェル3によって形成されるPN接合と、金属シリサイド層11端部との距離が短くなったりすることがなく、ソース/ドレインの深さを保ったままで、リーク電流が抑制されるなど素子動作の信頼性が向上する。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板の主表面の分離領域に形成された分離酸化膜と、前記半導体基板の主表面の前記分離領域に囲まれた活性領域に形成された第2導電型のソースおよびドレインと、前記活性領域の主表面上に絶縁膜を介して形成されたゲート電極と、前記ソースおよびドレインの表面上と前記ゲート電極の表面上にそれぞれ形成された金属化合物層と、前記ソースおよび前記ドレインと前記分離領域の境界部分に前記ソースおよびドレインよりも深くなるように形成された第2導電型の第1の不純物層とを備えた半導体装置。
IPC (3件)：
H01L 29/78
, H01L 21/28 301
, H01L 21/76
H01L 29/78 301 X
, H01L 21/28 301 T
, H01L 21/76 S
