特許

J-GLOBAL ID：200903035411444957

ディジタルフィルタ回路

発明者： 小野寺 毅
出願人/特許権者： シャープ株式会社
代理人 (1件)： 梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-261503
公開番号（公開出願番号）：特開平11-103238
出願日： 1997年09月26日
公開日（公表日）： 1999年04月13日
要約：

【要約】【課題】 消費電力を小さく抑えるディジタルフィルタ回路を提供する。【解決手段】 時系列ディジタル入力データを保持する複数のレジスタで構成される入力データ保持回路1と、それら各レジスタに対応して設けられ、かつ各レジスタの値が入力された複数の乗算器から構成される乗算回路2と、それらの各乗算器に対応し、それぞれの出力が各乗算器に入力された複数のレジスタから構成され、乗数列を保持し各構成レジスタ間においてそれぞれ隣接するレジスタへ値を転送していき、終端のレジスタの値は始端のレジスタへ転送されるように構成されているシフトレジスタ3と、入力データ保持回路1を構成する各レジスタに時系列ディジタル入力データを取り込むためのクロック信号を選択・制御するクロック選択回路4を有し、総和演算器5で乗算回路2の各乗算器の演算結果の総和を求め、ディジタルフィルタ出力を得る。

請求項（抜粋）：

連続する時系列のディジタル入力データを複数保持し、この時系列データの各要素データ毎に乗数を乗じてそれら乗算結果の総和を求めるディジタルフィルタ回路において、上記各時系列ディジタル入力データを保持する複数のレジスタで構成される入力データ保持回路と、該入力データ保持回路の各レジスタに対応して設けられ、かつこれらのレジスタの値が入力される複数の乗算器から構成される乗算回路と、該乗算回路の各乗算器に対応して設けられ、それぞれの出力が各乗算器に入力される複数のレジスタから構成される、乗数列を保持するシフトレジスタとを備え、該シフトレジスタは、シフトレジスタを構成する各レジスタ間においてそれぞれ隣接するレジスタへ値を転送していき、終端のレジスタの値は始端のレジスタへ転送されるように構成されていることを特徴とするディジタルフィルタ回路。

IPC (2件)：

H03H 17/00 621 ,  H03H 17/02 641

FI (2件)：

H03H 17/00 621 H ,  H03H 17/02 641 Z