タイミング調整回路及び液晶表示装置

発明者： ,
出願人/特許権者：
代理人 (1件)：安富耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-230839
公開番号（公開出願番号）：特開平10-074061
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】 p-SiTFTを用いたドライバー一体型LCDにおいて、p-SiTFTからなる論理ゲートの遅延によるタイミングの不一致を防ぐ。【解決手段】 p-SiTFTによるCMOSインバータからなる遅延部DLY1,DLY2,DLY3を直列に接続形成し、外部制御信号により各トランスファゲートTRG1,TRG2,TRG3,TRG4により遅延部DLY1,DLY2,DLY3の無選択、選択を指定し、遅延量を調整する。

請求項（抜粋）：

第1から第2の(n-1)乗の遅延部と、前記遅延部を無選択とする第1のトランスファゲートと、前記第1の遅延部を選択する第2のトランスファゲートと、前記第1から第2の(n-1)乗の遅延部を選択する第2のn乗のトランスファゲートとからなり、nビットの制御信号により前記第1から第2のn乗のトランスファゲートのいずれか一つを選択的に導通状態とすることで、入力信号の遅延時間を2のn乗通りに制御することを特徴とするタイミング調整回路。

IPC (4件)：

G09G 3/36 , G02F 1/133 505 , H03K 5/01 , H03K 5/13

FI (4件)：

G09G 3/36 , G02F 1/133 505 , H03K 5/13 , H03K 5/01

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