特許
J-GLOBAL ID：200903035461182244
キャパシタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-248084
公開番号（公開出願番号）：特開平6-097386
出願日： 1992年09月17日
公開日（公表日）： 1994年04月08日
要約：
【要約】【目的】 本発明はICの構成素子であるキャパシタの形成方法に関し,簡単な方法で効率良く蓄積電極表面上に凹凸を形成して,容量を確保するキャパシタ形成方法の開発を目的とする。【構成】 絶縁膜2で被覆された半導体基板1上に第一の導電膜3を形成する工程と, 第一の導電膜3上のキャパシタ形成領域上にレジスト膜4を用いて高密度凹凸パターン4'をパターニングする工程と, レジスト膜4をマスクとし, マイクロローディング効果を利用して, 第一の導電膜3を途中までエッチングしてキャバシタ形成領域上に蓄積電極の凹凸パターンを形成すると同時に, キャパシタ形成領域外の第一の導電膜3をエッチング除去して蓄積電極を画定形成する工程と, 第一の導電膜3上のレジスト膜4を除去する工程と, パターニングされた第一の導電膜3上に誘電体膜5を被覆する工程と, 半導体基板1上に第二の導電膜6を形成し, パターニングして対向電極とする工程とを含むように構成する。
請求項（抜粋）：
絶縁膜(2) で被覆された半導体基板(1) 上に第一の導電膜(3) を形成する工程と,該第一の導電膜(3) 上のキャパシタ形成領域上にレジスト膜(4) を用いて高密度凹凸パターン(4')をパターニングする工程と,該レジスト膜(4) をマスクとし, マイクロローディング効果を利用して, 該第一の導電膜(3) を途中までエッチングしてキャパシタ形成領域上に蓄積電極(3')の凹凸パターンを形成すると同時に, キャパシタ形成領域外の該第一の導電膜(3) をエッチング除去して,蓄積電極(3')を画定形成する工程と,該第一の導電膜(3) 上の該レジスト膜(4) を除去する工程と,パターニングされた該第一の導電膜(3) からなる蓄積電極(3')上に誘電体膜(5) を被覆する工程と,該半導体基板(1) 上に第二の導電膜(6) を形成し, パターニングして対向電極(6')とする工程とを含むことを特徴とするキャパシタの製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/302
, H01L 27/04
