特許

J-GLOBAL ID：200903035560209952

セミコンダクタ・オン・インシュレータトランジスタ

発明者： ケヴィン・エム・クレイン ,  ウェン-リン・エム・ファン ,  ジュン・マー
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-213042
公開番号（公開出願番号）：特開平9-045919
出願日： 1996年07月24日
公開日（公表日）： 1997年02月14日
要約：

【要約】【課題】 完全に空乏化したモードで動作し、しきい値電圧のシリコン膜厚依存性が少なく、従来よりも厚いシリコン膜を用いて形成可能なセミコンダクタ・オン・インシュレータ(SOI)デバイスを提供する。【解決手段】 SOIトランジスタ(10)はゲート絶縁層(26)の下のシリコン膜(16)中にチャネル領域(30)を備えている。チャネル領域は膜の底部面(34)における底部ドーパント濃度NBより十分大きな膜の頭部面(32)における頭部ドーパント濃度NTを備えている。この一様でないドーピング分布は、完全に空乏化したモードで動作し、しきい値下でのスロープの大きな劣化なしにより厚い膜の使用を可能にするSOIデバイスを提供する。

請求項（抜粋）：

セミコンダクタ・オン・インシュレータ(SOI)トランジスタ(10)であって、半導体基板(14)、前記半導体基板上に配置された埋込み絶縁層(12)、前記埋込み絶縁層上に配置され、頭部面(32)、前記埋込み絶縁層と接した底部面(34)、ソース領域(18)、およびドレイン領域(20)を具備する半導体膜部(16)、前記ソース領域と前記ドレイン領域の間の前記半導体膜部の前記頭部面上に配置されたゲート絶縁層(26)、前記ゲート絶縁層上に配置されたゲート電極層(28)、そして前記ゲート絶縁層の下でかつ前記埋込み絶縁層の上で、前記ソース領域と前記ドレイン領域の間の前記半導体膜部に配置されたチャネル領域(30)であって、前記チャネル領域が前記半導体膜部の前記頭部面に対応して頭部ドーパント濃度を有し、前記チャネル領域が前記半導体膜部の前記底部面に対応して底部ドーパント濃度を有し、かつ前記頭部ドーパント濃度が前記底部ドーパント濃度より大きい、前記チャネル領域、を具備することを特徴とするSOIトランジスタ(10)。