特許

J-GLOBAL ID：200903035562351390

命令処理回路

発明者： ハープリート、エス.ブラー ,  ヘンリクス、ハー.ファン、デン、ベルフ ,  ロナルド、ハー.ベー.シッフェラース ,  シモン-テイス、デ、フェベール
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公表公報
出願番号（国際出願番号）：特願2007-517613
公開番号（公開出願番号）：特表2008-503827
出願日： 2005年06月20日
公開日（公表日）： 2008年02月07日
要約：

命令処理回路は、命令ソース(10)に結合された命令入力と、実行回路(124)の制御入力に結合された制御出力とを有する、命令デコーダ(120、121、122)を備える。命令デコーダ(120、121、122)は、命令入力に結合された入力と、それぞれの並列サブデコーダ122に供給を行うフリーズ回路(121)の制御入力に結合された出力とを有する、複数のプリレコード回路(120)を備える。プレレコード回路(120)は、供給された命令が属する命令のタイプを検出し、検出されたタイプに応じて、供給された命令から導出された命令情報が、どのサブデコーダ回路(122)に渡されるかと、以前に供給された命令から導出された命令情報の供給が、どのサブデコーダ回路(122)に対してフリーズされるかを制御する。通常、プリデコード回路(120)は、パイプライン化された命令サイクル内において、その命令サイクルにおけるプリデコードの後で、デコード段の前のパイプライン・レジスタ(100)からの信号の効果がサブデコーダ回路(122)に到達する前に、フリーズ回路(121)をフリーズとパッシングとの間で切り替える。

請求項（抜粋）：

命令処理回路であって、 連続した命令を作成するための命令ソースと、 前記命令によって選択されたオペランドを受け取るためのオペランド入力、および、 前記オペランドに適用されたオペレーションの実行を制御するための制御入力を有する、実行回路と、 前記命令ソースに結合された命令入力、および、前記実行回路の前記制御入力に結合された制御出力を有する、命令デコーダと、を備え、 前記命令デコーダは、前記命令のそれぞれの制御下で前記制御出力において連続した制御信号を生成するように構成され、 前記命令デコーダは、 前記命令入力と前記制御出力との間に並行して結合された複数のサブデコーダ回路であって、各々が、それぞれのタイプの命令のための制御信号を生成するための複数のサブデコーダ回路と、 各々が、前記命令入力と前記サブデコーダ回路のそれぞれとの間に結合された入力フリーズ回路であって、各フリーズ回路は、制御入力を有し、各フリーズ回路は、その制御入力の制御下で、前記サブデコーダ回路の当該のそれぞれに対して、命令信号をフリーズするまたは渡すように構成された、入力フリーズ回路と、 前記命令入力に結合された入力、および、前記フリーズ回路の前記制御入力に結合された出力を有する、プリデコード回路であって、供給された命令が属する命令のタイプを検出し、前記検出されたタイプに応じて、前記供給された命令から導出された命令情報が、どの前記サブデコーダ回路に渡されるか、および、以前に供給された命令から導出された命令情報の供給が、どの前記サブデコーダ回路に対してフリーズされるかを制御するように構成された、プリデコード回路とを備える、命令処理回路。

IPC (1件)：

G06F 9/30

FI (2件)：

G06F9/30 330Z ,  G06F9/30 310B

Fターム (3件)：

5B033AA05 ,  5B033BA01 ,  5B033BC01