特許

J-GLOBAL ID：200903035572414004

半導体装置の製造方法

発明者： 上野 尚範
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願2000-353029
公開番号（公開出願番号）：特開2002-158158
出願日： 2000年11月20日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】 CMPに起因するスラリー残りや異物残留を防止し、パターニングの際のアライメント精度を向上させ得る半導体装置の製造方法を提供する。【解決手段】 Si基板1のアクセサリーマーク領域において、SiO2 膜2に半導体装置形成領域のコンタクトホール3より大きな第1凹部4を形成し(a)、W膜5を形成することで第1凹部4に対応する第2凹部6を形成し(b)、SiO2 膜7を形成して第2凹部6の内部を埋め(c)、SiO2 膜7のW膜5上の部分を除去し且つ第2凹部6内の部分7’をエッチバック又はCMPにより残留させ(d)、CMPを行ってW膜5のSiO2 膜2上の部分を除去し且つ第1凹部4内の部分5”を残留させ、この際に第2凹部6内に残留せるSiO2膜部分7’の少なくとも一部の厚さ部分を第1凸部7”として残留させ(e)、Al膜8を形成して第1凸部7”に対応する第2凸部8’を形成する(f)。

請求項（抜粋）：

半導体基板上に第1の絶縁性材料からなる第1の絶縁膜を形成し、該第1の絶縁膜に前記半導体基板に達するコンタクトホールまたはビアホールを形成し、その上に第1の導電性材料からなる第1の導電膜を形成して前記コンタクトホールまたはビアホールの内部を前記第1の導電性材料で埋め、CMPを行って前記第1の導電膜の前記第1の絶縁膜上の部分を除去し且つ前記コンタクトホールまたはビアホール内の部分を導電性プラグとして残留させ、その上に第2の導電性材料からなる第2の導電膜を形成する半導体装置の製造方法であって、前記半導体基板の前記半導体装置形成のための領域とは異なるアクセサリーマーク領域において、前記第1の絶縁膜に前記コンタクトホールまたはビアホールより大きな寸法の第1の凹部を形成し、前記第1の導電膜を形成することで該第1の導電膜に前記第1の凹部に対応する第2の凹部を形成し、その上に第2の絶縁性材料からなる第2の絶縁膜を形成して前記第2の凹部の内部を前記第2の絶縁性材料で埋め、前記第2の絶縁膜の前記第1の導電膜上の部分を除去し且つ前記第2の凹部内の部分を残留させ、しかる後にCMPを行って前記第1の導電膜の前記第1の絶縁膜上の部分を除去し且つ前記第1の凹部内の部分を残留させ、この際に前記第2の凹部内に残留せる第2の絶縁膜の部分の少なくとも一部の厚さ部分を第1の凸部として残留させ、その上に前記第2の導電膜を形成して該第2の導電膜に前記第1の凸部に対応する第2の凸部を形成することを特徴とする、半導体装置の製造方法。

IPC (3件)：

H01L 21/027 ,  G03F 9/00 ,  H01L 21/3205

FI (3件)：

G03F 9/00 H ,  H01L 21/30 502 M ,  H01L 21/88 S

Fターム (20件)：

5F033HH08 ,  5F033JJ04 ,  5F033JJ19 ,  5F033KK01 ,  5F033LL04 ,  5F033QQ01 ,  5F033QQ09 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033VV00 ,  5F046EA03 ,  5F046EA09 ,  5F046EA12 ,  5F046EA13 ,  5F046EA18 ,  5F046EA26 ,  5F046EA30 ,  5F046EB07