特許
J-GLOBAL ID：200903035573411262
不揮発性半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-326437
公開番号（公開出願番号）：特開平10-241389
出願日： 1997年11月27日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】ブロックデコーダのレイアウト面積を小さくできる不揮発性半導体記憶装置を提供する。【解決手段】DINOR型フラッシュメモリのデコーダ回路10aにおいて、通常の1ストリングより短いブロック同士のNDEN(最終段のバッファの低電位側の電源回路)を共有したので、従来例と同じ動作が実現できるとともに、ブートブロック部のブロックデコーダのレイアウト面積の削減を実現できる。また、不良で多いパターンがワード線2本〜数本のショートやセルの単ビット不良の場合、冗長ブロックは通常の1ストリングより小さく構成したほうが冗長効率がよい。このような場合に冗長ブロックのブロックデコーダに本発明の構成を用いれば冗長部のデコーダを小さくレイアウトできる。
請求項（抜粋）：
それぞれ異なるワード線に接続された複数のメモリセルが接続されてなる少なくとも一つのメモリストリングを備えた少なくとも一つの正規メモリブロックと、上記正規メモリブロックのメモリストリングを構成するメモリセルより少ない数のメモリセルで構成され、かつ当該メモリセルが異なるワード線に接続されてなる少なくとも一つの予備メモリストリングを備えた少なくとも二つの予備メモリブロックとを有し、メモリストリング中の選択された一のワード線に第1の電圧または当該第1の電圧より低い第2を電圧を印加する不揮発性半導体記憶装置であって、正規メモリブロックに対応して設けられ、かつ、第1の電圧用電源回路と、第2の電圧用電源回路と、メモリストリングに接続された各ワード線毎に設けられ、ワード線選択信号が対応するワード線を選択するか否かに応じて当該対応するワード線に上記第1の電圧用電源回路による第1の電圧または上記第2の電圧用電源回路による第2の電圧を供給するバッファ回路とを備えた正規メモリブロックデコーダと、予備メモリブロックに対応して設けられ、かつ、第1の電圧用電源回路と、予備メモリストリングに接続された各ワード線毎に設けれ、ワード線選択信号が対応するワード線を選択するか否かに応じて当該対応するワード線に上記第1の電圧用電源回路による第1の電圧または第2の電圧を供給するバッファ回路とを備え、第2の電圧用電源回路を共有する少なくとも二つの予備メモリブロックデコーダとを有する不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/06
, G11C 29/00 603
G11C 17/00 633 A
, G11C 29/00 603 H
, G11C 17/00 639 B
