特許
J-GLOBAL ID：200903035627033420
半導体素子のキャパシター製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-154557
公開番号（公開出願番号）：特開平8-018017
出願日： 1995年06月21日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】 本発明は半導体素子のキャパシター製造方法に関し、64メガDRAM級以上の超高集積半導体素子に用いられるキャパシターを製造するものである。【構成】 貯蔵電極用第1多結晶シリコン膜上部にエッチング選択比が異なる絶縁膜を多積層した後、予定された絶縁膜を選択的にエッチングして絶縁膜パターンの側壁に溝を形成し、全体的に貯蔵電極用第2多結晶シリコン膜を蒸着し、全面エッチングで絶縁膜パターンの側壁に第2多結晶シリコン膜スペーサーを形成してキャパシター有効表面積が増大した貯蔵電極を形成する半導体素子のキャパシター製造方法。
請求項（抜粋）：
半導体素子のキャパシター製造方法において、基板上部に平坦化用第1絶縁膜を形成し、その上部に第2絶縁膜を蒸着した後、キャパシターコンタクトホールを形成する段階と、前記第2絶縁膜の上部に第1多結晶シリコン膜を蒸着し、その上部に貯蔵電極マスク用第1感光膜パターンを形成する段階と、露出した前記第1多結晶シリコン膜の一定厚さをエッチングして突出部を形成する段階と、前記第1感光膜パターンを除去した後、第1多結晶シリコン膜上部に第3、第4、第5絶縁膜を積層する段階と、前記第1感光膜パターンより広い面積を有する貯蔵電極マスク用第2感光膜パターンを形成し、露出した第5、第4、第3絶縁膜を順次乾式エッチングし、露出した第1多結晶シリコン膜を乾式エッチングして第3、第4、第5絶縁膜パターンと第1多結晶シリコン膜パターンを形成する段階と、前記第2感光膜パターンを除去した後、湿式エッチングで前記第4絶縁膜パターンの端部を選択的に除去して前記第3、第5絶縁膜パターンの間に溝を形成する段階と、全体構造上部と前記溝に充填される第2多結晶シリコン膜を蒸着し、第2多結晶シリコン膜を乾式エッチングして、前記溝に充填される第2多結晶シリコン膜と連結され、前記第3、第5絶縁膜パターンの側壁に残っている第2多結晶シリコン膜スペーサーを形成する段階と、前記第5、第4、第3絶縁膜パターンと第2絶縁膜を湿式エッチングにより完全に除去し、前記第1多結晶シリコン膜パターンと電気的に接続した第2多結晶シリコン膜スペーサーより成る貯蔵電極を露出させる段階と、前記貯蔵電極の表面に誘電体膜を形成し、その表面にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシター製造方法。
IPC (4件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
H01L 27/10 621 C
, H01L 27/04 C
, H01L 27/10 621 A
