特許

J-GLOBAL ID：200903035659267792

高速半導体集積回路装置のテスト回路

発明者： 大西 康広
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-211485
公開番号（公開出願番号）：特開平11-052015
出願日： 1997年08月06日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】 高速動作される半導体集積回路装置の論理動作とタイミング動作を低速テスタを用いて行うことを可能とする。【解決手段】 高速動作される半導体集積回路装置101の高速クロック信号と、この高速クロック信号により動作されて出力されるデータ信号とを第1の論理積回路111で論理積演算し、この論理積演算出力を第1のカウンタ112で計数する。また、前記論理積演算出力とその遅延された論理積演算出力とを第2の論理積回路114で論理積演算し、この論理積演算出力を第2のカウンタ115で計数する。前記第1及び第2のカウンタの計数値を一致検出回路116において比較し、両者が一致しているときにタイミング正常信号を出力する。低速テスタはこのタイミング正常信号により半導体集積回路装置のタイミングのテストが実行できる。

請求項（抜粋）：

測定対象としての高速半導体集積回路装置を駆動するクロック信号と、前記高速半導体集積回路装置が駆動されたときに前記クロック信号に対して異なるタイミングで出力されるデータ信号との論理積をとる第1の論理積回路と、前記第1の論理積回路の出力信号と、前記第1の論理積回路の出力信号を一定量遅延させた信号との論理積をとる第2の論理積回路と、前記第1の論理積回路の出力を計数する第1の計数回路と、前記第2の論理積回路の出力を計数する第2の計数回路と、前記第1の計数回路と第2の計数回路の各計数値を比較し、両者が一致しているときにタイミング正常信号を出力する一致検出回路とを備えることを特徴とする高速半導体集積回路装置のテスト回路。