半導体集積回路装置の製造方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-164914
公開番号（公開出願番号）：特開2001-345425
出願日： 2000年06月01日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】プラズマプロセスによって発生する電荷を半導体基板の裏面へ急速に放出し、ゲート絶縁膜の破壊を防ぐ。【解決手段】絶縁膜17に形成された配線溝19およびp型ウェル9に達する接続孔に導電性膜を埋め込み、絶縁膜17上の余分な導電性膜をCMP法を用いた研磨により除去することで、プラズマプロセスによって発生する電荷を半導体基板の裏面へ放出するための経路となる配線層21、電荷取り出し部2および電荷放出層6を形成する。

請求項（抜粋）：

(a)半導体基板の主面上に複数の半導体チップ領域を形成する工程、(b)各半導体チップ領域内で半導体素子と前記半導体基板とを電気的に接続する第1導電層を形成する工程、(c)各半導体チップ領域を取り囲む第2導電層を形成する工程、を含み、前記第2導電層の一部は前記半導体基板の端部において前記半導体基板の裏面に電気的に接続されることを特徴とする半導体集積回路装置の製造方法。

IPC (5件)：

H01L 27/04 , H01L 21/822 , H01L 21/3205 , H01L 27/12 , H01L 29/786

FI (4件)：

H01L 27/12 C , H01L 27/04 H , H01L 21/88 S , H01L 29/78 623 A

Fターム (78件)：

5F033HH11 , 5F033HH21 , 5F033HH32 , 5F033HH33 , 5F033JJ11 , 5F033JJ21 , 5F033JJ32 , 5F033JJ33 , 5F033KK01 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033NN06 , 5F033NN07 , 5F033PP06 , 5F033PP15 , 5F033QQ09 , 5F033QQ14 , 5F033QQ37 , 5F033QQ48 , 5F033QQ73 , 5F033QQ75 , 5F033QQ91 , 5F033RR04 , 5F033RR06 , 5F033RR09 , 5F033RR11 , 5F033SS08 , 5F033SS11 , 5F033VV00 , 5F033XX00 , 5F038AV06 , 5F038BH07 , 5F038BH09 , 5F038BH20 , 5F038CA01 , 5F038CA12 , 5F038CA13 , 5F038CD01 , 5F038CD09 , 5F038EZ06 , 5F038EZ11 , 5F038EZ13 , 5F038EZ14 , 5F038EZ15 , 5F038EZ16 , 5F038EZ17 , 5F038EZ20 , 5F110AA16 , 5F110AA26 , 5F110CC02 , 5F110DD05 , 5F110EE05 , 5F110EE09 , 5F110EE14 , 5F110EE32 , 5F110EE45 , 5F110FF02 , 5F110FF29 , 5F110GG02 , 5F110GG12 , 5F110GG32 , 5F110GG52 , 5F110HJ01 , 5F110HJ13 , 5F110HL02 , 5F110HL23 , 5F110HM15 , 5F110NN02 , 5F110NN03 , 5F110NN04 , 5F110NN23 , 5F110NN24 , 5F110NN34 , 5F110NN35 , 5F110NN62 , 5F110NN65 , 5F110QQ08

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