特許

J-GLOBAL ID：200903035691897439

半導体装置

発明者： 柳谷 諭 ,  松田 昇 ,  馬場 嘉朗 ,  越野 裕
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-100971
公開番号（公開出願番号）：特開平6-310727
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：

【要約】【目的】この発明は、ベース高濃度不純物層を有する縦型MOS FETにおける電流経路の抵抗値を低くし、オン抵抗を下げることを目的とする。【構成】縦型MOS FETにおけるベースの電位固定及びコンタクト抵抗を低減するためのベース高濃度不純物層24-1,24-2,24-3,...を、シリコン基板21とソース電極28とのコンタクト領域に複数個離隔して形成している。ソース電極28とベース高濃度不純物層24-1,24-2,24-3,...とが接触する部分は、ベースの電位固定のために働く。ソース電極28とエミッタ層23とが接触する部分には、ベース高濃度不純物層24-1,24-2,24-3,...の不純物が導入されていないので、エミッタ層23の不純物濃度の低下は発生せず、オーバーエッチング部が形成された時にコンタクト抵抗の増大を防止するために働くことを特徴とする。

請求項（抜粋）：

第1導電型の半導体基体と、この半導体基体の主表面に形成される第2導電型の第1半導体領域と、上記第1半導体領域中に形成される第1導電型の第2半導体領域と、この第2半導体領域中に上記第1半導体領域に達する深さに各々が離隔して形成される第2導電型で高不純物濃度の複数の第3半導体領域と、上記第1半導体領域に絶縁膜を介在して当接する第1電極と、上記第3半導体領域及び第2半導体領域の一部に電気的に接続される第2電極と、上記半導体基体の裏面に形成される第3電極とを具備することを特徴とする半導体装置。

引用特許：

審査官引用 (5件)

• 特開平4-180238
  
• 特開昭64-089465
  
• 特開昭59-231860
  
• 特開平2-060169
  
• 特開平1-198076