特許

J-GLOBAL ID：200903035769386312

MOSゲート駆動用回路

発明者： ピーター・エヌ・ウッド
出願人/特許権者： インターナショナル・レクチファイヤー・コーポレーション
代理人 (1件)： 青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-264211
公開番号（公開出願番号）：特開平9-172786
出願日： 1996年10月04日
公開日（公表日）： 1997年06月30日
要約：

【要約】【課題】 ハーフブリッジ構成のMOSゲート型デバイスの同時導通を防止しつつMOSゲート駆動のデッドタイムを変えることができ、かつ、負荷からフィードバックされる構成でデッドタイムが制御されるようにする。【解決手段】 MOSゲート駆動用集積回路30が、共振型電源回路における負荷の駆動または安定回路における放電ランプ60の駆動を行うハーフブリッジ回路において使用されるような1対のMOSゲート型電力用半導体デバイス10、11を駆動する。このMOSゲート駆動用集積回路30は、両MOSゲート型デバイス10、11における同時導通を防止するデッドタイム遅延回路を備える。デッドタイムの長さは、負荷またはランプ60に供給される出力から検出されるフィードバック信号の電圧VFBに応じて制御される。なお、このフィードバック信号の電圧VFBを制御することにより調光機能を実現できる。

請求項（抜粋）：

シリコン基板に形成され、ハーフブリッジ回路の形に接続された第1および第2のMOSゲート型電力用半導体デバイスを駆動する集積回路であって、前記ハーフブリッジ回路が、第1および第2の直流端子を有すると共に、前記第1と第2のMOSゲート型電力用半導体デバイスの間の節点に配置され負荷回路に出力信号を供給する共通端子を有する集積回路において、ロー・ロジックレベル信号に接続できる制御用入力端子を有するタイマー回路と、前記タイマー回路に接続され、前記第1および第2のMOSゲート型電力用半導体デバイスのオンとオフを切り換える周波数を制御すると共に、前記制御用入力端子に印加される信号に応じて切り換えられる出力を供給するラッチ回路と、前記ラッチ回路にそれぞれ接続された高圧側デッドタイム遅延回路および低圧側デッドタイム遅延回路であって、前記ラッチ出力信号を前記ラッチ回路の前記出力の切り換えの後に続く所定の遅延時間だけ前記ラッチ出力信号の伝送を遅延させることにより、前記第1および第2のMOSゲート型電力用半導体デバイスの同時導通を防止する高圧側デッドタイム遅延回路および低圧側デッドタイム遅延回路と、前記高圧側デッドタイム遅延回路および前記低圧側デッドタイム遅延回路にそれぞれ接続された高圧側駆動回路および低圧側駆動回路であって、前記制御用入力端子に供給される前記信号に応じて前記第1および第2のMOSゲート型電力用半導体デバイスをオンおよびオフさせる出力を供給する高圧側出力端子および低圧側出力端子をそれぞれ有する高圧側駆動回路および低圧側駆動回路と、前記負荷回路に供給される前記出力から得られるフィードバック信号に応じて、前記高圧側デッドタイム遅延回路および前記低圧側デッドタイム遅延回路に、前記遅延時間の長さを制御するデッドタイム制御信号を供給するデッドバンド制御回路と、を備える集積回路。

IPC (6件)：

H02M 7/537 ,  H02M 1/08 ,  H02M 1/08 331 ,  H02M 7/538 ,  H05B 41/24 ,  H05B 41/392

FI (7件)：

H02M 7/537 C ,  H02M 7/537 E ,  H02M 1/08 A ,  H02M 1/08 331 Z ,  H02M 7/538 A ,  H05B 41/24 L ,  H05B 41/392 J