特許

J-GLOBAL ID：200903035779216830

半導体装置及びその製造方法

発明者： 安藤 眞照
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-276886
公開番号（公開出願番号）：特開平11-121327
出願日： 1997年10月09日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】 製品領域内配線パターンを形成するためのレジストパターン10aと、位置合わせマーク等のアクセサリーパターンを形成するためのレジストパターン10bとの段差を小さくする。【解決手段】 上記レジストパターン10bを、半導体基板1上に設けた凸部11上に形成することにより、上記段差を小さくする。凸部11は、製品領域内配線パターンが形成される部分における第1、第2の層間絶縁膜2、蓄積電極3、プレート電極4等の絶縁層及び導電層を形成する工程において、これらの各層を意図的に残すことにより形成される。尚、凸部11は、この外に従来からの第2の上層配線9、下地膜8bを含んでいる。【効果】 上記段差を小さくすることにより、製造工程における2つのレジストパターン間のフォーカス合わせを良好にし、レジスト形状を精度良く形成できる。

請求項（抜粋）：

アクセサリーパターンを形成するための凸部を基板上に設けたことを特徴とする半導体装置。

IPC (6件)：

H01L 21/027 ,  H01L 21/02 ,  H01L 21/301 ,  H01L 21/3205 ,  H01L 27/108 ,  H01L 21/8242

FI (6件)：

H01L 21/30 502 M ,  H01L 21/02 A ,  H01L 21/78 C ,  H01L 21/78 L ,  H01L 21/88 S ,  H01L 27/10 681 Z

引用特許：

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平5-191052   出願人：日本電気株式会社
• 特開平4-290419
  
• 特開平2-152218