特許

J-GLOBAL ID：200903035846207574

不揮発性半導体記憶装置

発明者： 那脇 勝
出願人/特許権者： シャープ株式会社
代理人 (1件)： 梅田 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-302269
公開番号（公開出願番号）：特開平10-144086
出願日： 1996年11月14日
公開日（公表日）： 1998年05月29日
要約：

【要約】【課題】 チップ・レイアウト面積の増大を極力抑えて、1チップ上において、任意の1つのメモリセルアレイブロックから読み出しを行いつつ、他の任意のメモリセルアレイブロックに対して書き込み・消去を同時に実行することができる不揮発性半導体記憶装置の提供。【解決手段】 各メモリセルアレイブロックBL1、...、BLK間に、ワード線の接続・分離を行うスイッチングMOSトランジスタ群MOS1、...、MOSK-1を配置し、該MOSトランジスタ群のオン・オフ制御を行うコンフィギュレーション回路CON1、...、CON K-1を設ける。

請求項（抜粋）：

電気的に情報の書き込み、消去及び読み出しが可能な不揮発性メモリトランジスタがマトリクス状に配列され、同一行のトランジスタのコントロールゲートが共通接続されてワード線を構成し、同一列のトランジスタのドレインが共通接続されてビット線を構成し、すべてのトランジスタのソースが共通接続されたメモリセルアレイブロックであって、入力アドレス信号の所定部分の信号値に応じて、上記複数のビット線を選択的にデータバスに接続するビット線選択回路と、上記共通接続されたソースに、書き込み時、消去時及び読み出し時の所定印加電圧を選択的に出力するソース印加電圧選択出力回路とを有する構成のメモリセルアレイブロックを、単一集積回路上に複数個有する不揮発性半導体記憶装置に於いて、上記各ブロックの複数のワード線は、各ブロック間に設けられる複数のスイッチング・トランジスタを介して、それぞれ、隣接ブロックの対応するワード線に接続され、入力アドレス信号の他の所定部分の信号値に応じて所定のワード線選択信号を出力するワード線選択回路を2個有し、上記複数個のブロックの内、所定の2個のブロックの各ワード線が、それぞれ、対応する上記ワード線選択回路に接続され、更に、上記ビット線選択回路が、入力アドレス信号の上記所定部分の信号値に応じて選択されたビット線を、2組のデータバスに択一的に接続する構成であることを特徴とする不揮発性半導体記憶装置。