特許

J-GLOBAL ID：200903035888540460

半導体デバイス及びその製造方法

発明者： ジョゼ ソロ ド ザルディヴァル
出願人/特許権者： エヌ・ベー・フィリップス・フルーイランペンファブリケン
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-344703
公開番号（公開出願番号）：特開平5-267339
出願日： 1992年12月24日
公開日（公表日）： 1993年10月15日
要約：

【要約】 (修正有)【目的】 電界効果トランジスタを具える半導体デバイスを高い実装密度で製造する方法及び斯種の半導体デバイスを提供する。【構成】 電界効果トランジスタ又は第1絶縁層8によりチャネル領域から離間され、かつ絶縁材料によって完全に囲まれるゲート電極31,41を具えている。ゲート電極31,41を形成すべき導電層9を第2絶縁層10で覆い、次いで少なくともチャネル領域の個所における上記導電層9及び第2絶縁層を同じパターンにする。ゲート電極31,41の上側を第2絶縁層10の一部で覆う。ゲート電極31,41の側面を第3絶縁層13の形成により絶縁し、次いでこの第3絶縁層を異方性エッチバックして、ゲート電極の側壁に沿う第3絶縁層の部分14をそっくり残す。トランジスタのソース32,42又はドレイン33,43に他の絶縁層にあけた窓19を介して電気接続部20を設ける。

請求項（抜粋）：

第2の反対導電形のチャネル領域によって相対的に離間させた第1導電形のソース及びドレインと、第1絶縁層によりチャネル領域とは絶縁させたゲート電極とを具えている電界効果トランジスタが半導体本体の表面に形成される半導体デバイスの製造方法であって、前記第1絶縁層を半導体本体の表面上に設け、この第1絶縁層を導電層で覆い、この導電層の上にエッチングマスクを設け、このマスクのマスク下で前記導電層からゲート電極をエッチングし、ゲート電極の露出した部分を絶縁材料で覆い、半導体本体の前記ゲート電極の両側にソース及びドレイン形成用の不純物をドープし、斯くして得られたアセンブリを他の絶縁層で覆い、この絶縁層の少なくともソースか、ドレインのいずれかの個所に前記ゲート電極の上方に部分的に位置する接点窓を設け、この接点窓に電気接続部を設けて半導体デバイスを製造する方法において、前記エッチングマスクを設ける前に前記導電層を第2絶縁層で覆い、この第2絶縁層をエッチングマスクのマスク下で或るバターンにエッチングし、ゲート電極の形成後にアセンブリ上に第3絶縁層を蒸着し、次いでこの第3絶縁層を後にその一部がゲート電極の縁部に沿って残存するように異方性エッチングし、かつ前記接点窓を介して少なくとも部分的にゲート電極上に延在する電気接続部を設けることを特徴とする半導体デバイスの製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/784

引用特許：

審査官引用 (4件)

• 特開昭64-039749
  
• 特開平4-029327
  
• 特開昭61-207057
  
• 特開昭61-097971