特許

J-GLOBAL ID：200903035929217237

半導体装置の製造方法

発明者： 中村 智史
出願人/特許権者： ローム株式会社
代理人 (1件)： 古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-299759
公開番号（公開出願番号）：特開平6-151876
出願日： 1992年11月10日
公開日（公表日）： 1994年05月31日
要約：

【要約】【目的】 エッチングによる素子分離膜の減少を抑制し、素子間の絶縁性を高めることができる半導体記憶装置の製造方法を提供することを目的とする。【構成】 メモリセル領域M1内にメモリセルを形成するため、ONO膜18が周辺トランジスタ領域T1を含む全表面に形成される。ONO膜18はメモリセル領域M1および素子分離膜10の部分を除いて除去される。この後、第二ポリシリコン層20を塗布してゲート電極の形状にパターニングし、エッチングによりメモリセル領域M1と周辺トランジスタ領域T1に素子を設ける。ONO膜18の存在により、エッチング処理が素子分離膜10にまで及ばないため、素子分離膜10が減少せず、素子間の絶縁性が高まる。

請求項（抜粋）：

素子間絶縁膜によって分離された第一の素子、第二の素子を同時に形成する半導体装置の製造方法であって、基板上に第一層および素子間絶縁膜を形成する第一ステップ、第一ステップの後、第二層を一様に形成した後、第一の素子領域に該第二層を残して他の部分を除去する第二ステップ、第二ステップの後、第三層を一様に形成した後、第一の素子領域および素子間絶縁膜上部に該第三層を残して他の部分を除去する第三ステップ、第三ステップの後、第四層を一様に形成した後、第一の素子領域および第二の素子領域に該第四層を残して他の部分を除去する第四ステップ、を備えたことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/788 ,  H01L 29/792 ,  H01L 27/088

FI (2件)：

H01L 29/78 371 ,  H01L 27/08 102 C

引用特許：

審査官引用 (3件)

• 特開昭58-137259
  
• 特開昭58-130498
  
• 特開昭52-042381