特許

J-GLOBAL ID：200903035946967215

薄膜トランジスタ及びその製造方法

発明者： 田中 勉 ,  竹内 文代 ,  菅 勝行
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平6-106367
公開番号（公開出願番号）：特開平7-321325
出願日： 1994年05月20日
公開日（公表日）： 1995年12月08日
要約：

【要約】【目的】 反射型もしくは透過型液晶表示装置などにおいて、各表示画素に表示電圧を書き込む際に使用する薄膜トランジスタに関し、電圧保持動作時のリーク電流を減少することが可能な薄膜トランジスタの構造及び製造方法を提供する。【構成】 チャネルを形成するための半導体層24と、半導体層24の一方の面に所定の間隔を隔てて形成されたソース電極及びドレイン電極30と、半導体層24の他方の面に接するゲート絶縁膜16と、ゲート絶縁膜16を介して半導体層24のチャネル形成を制御するゲート電極12とを絶縁基板10上に形成した薄膜トランジスタにおいて、半導体層24を、ゲート絶縁膜16に接する第1の半導体層18と、第1の半導体層18に接する第2の半導体層20と、第2の半導体層20に接する第3の半導体層22により構成する。

請求項（抜粋）：

チャネルを形成するための半導体層と、前記半導体層の一方の面に所定の間隔を隔てて形成されたソース電極及びドレイン電極と、前記半導体層の他方の面に接するゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層のチャネル形成を制御するゲート電極とを、絶縁基板上に形成した薄膜トランジスタにおいて、前記半導体層は、前記ゲート絶縁膜に接する第1の半導体層と、前記第1の半導体層に接する第2の半導体層と、前記第2の半導体層に接する第3の半導体層とを有し、前記第1の半導体層の価電子帯の上限エネルギーをEV1、フェルミエネルギーをEf1、前記第2の半導体層の伝導帯の下限エネルギーをEC2、価電子帯の上限エネルギーをEV2、フェルミエネルギーをEf2、前記第3の半導体層の伝導帯の下限エネルギーをEC3、フェルミエネルギーをEf3として、|EC3-Ef3|が|EC2-Ef2|より大きく、且つ|Ef1-EV1|が|Ef2-EV2|より大きいことを特徴とする薄膜トランジスタ。

IPC (3件)：

H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/336

FI (2件)：

H01L 29/78 311 H ,  H01L 29/78 311 Y