特許
J-GLOBAL ID:200903035961399185
DLL回路
発明者:
出願人/特許権者:
代理人 (1件):
青山 葆 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-286975
公開番号(公開出願番号):特開2002-100980
出願日: 2000年09月21日
公開日(公表日): 2002年04月05日
要約:
【要約】【課題】 グリッチの発生しないクロック位相同期装置を提供する。【解決手段】 本発明のDLL回路は、入力端子に入力される基準クロック信号と、クロックツリーの末端よりフィードバックされてくる遅延された基準クロック信号との位相のずれに応じて段階的に特定される時間だけ遅延した基準クロック信号を出力する遅延クロック信号出力回路と、上記遅延クロック信号出力回路の出力する基準クロック信号の遅延時間が変更された場合に、一定の期間だけ作動するデータラッチ回路を備えたことを特徴とする。
請求項(抜粋):
基準クロック信号と、後段に接続される回路の所定位置からフィードバック入力されるクロック信号との位相のずれを無くすように、互いに異なる複数の遅延時間の内から選択した遅延時間だけ上記基準クロック信号を遅延して出力する出力回路を備えるDLL回路であって、上記出力回路の出力する遅延した基準クロック信号を上記後段に接続される回路に出力する回路であって、上記出力回路が選択する遅延時間を切り換えた場合、切り換え直後から所定時間だけ信号値の変移を無効にし、上記所定時間の経過後に、再び、上記出力回路から出力される信号を通過させるマスク回路を備えたことを特徴とするDLL回路。
IPC (3件):
H03L 7/081
, G06F 1/10
, H03K 5/13
FI (3件):
H03K 5/13
, H03L 7/08 J
, G06F 1/04 330 A
Fターム (23件):
5B079CC02
, 5B079CC08
, 5B079CC14
, 5B079DD05
, 5B079DD06
, 5B079DD08
, 5B079DD13
, 5B079DD17
, 5J001BB00
, 5J001BB02
, 5J001BB14
, 5J001BB21
, 5J001CC00
, 5J001DD09
, 5J106AA04
, 5J106CC24
, 5J106CC58
, 5J106CC59
, 5J106DD09
, 5J106DD19
, 5J106DD38
, 5J106DD42
, 5J106KK24
前のページに戻る