特許

J-GLOBAL ID：200903035966060178

誘電体メモリおよびその製造方法

発明者： 落合 昭彦 ,  田中 均洋
出願人/特許権者： ソニー株式会社
代理人 (1件)： 藤島 洋一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-008797
公開番号（公開出願番号）：特開平11-214639
出願日： 1998年01月20日
公開日（公表日）： 1999年08月06日
要約：

【要約】【課題】 メモリセル領域およびダミー領域においてもコンタクト形成に自己整合プロセスを適用することができ、製造工程を簡略化することができる誘電体メモリおよびその製造方法を提供する。【解決手段】 メモリセル領域3では、ビット線BL1,BL2間のピッチ(F)と同一の間隔でワード線WL1〜WLnの各パターンが形成されている。これに対してダミーセル領域4では、メモリセル領域3とのキャパシタサイズの違いに応じて、ダミーワード線WL1とダミーワード線WL2との間の間隔が大きくなっている。このダミーセル領域4には、更に、電気的に作動しないメカニカルワード線MWL1,MWL2が設けられ、各ワード線間のピッチがメモリセル領域3と同じ大きさに設定されている。このためダミーセル領域4においても、メモリセル領域3と同様に自己整合プロセスが適用される。

請求項（抜粋）：

誘電体キャパシタを有するメモリセル領域と、このメモリセル領域に並設して設けられると共に、前記メモリセル領域側の誘電体キャパシタよりも蓄積容量の大きな誘電体キャパシタを有するダミーセル領域とを含む誘電体メモリであって、メモリセル領域に所定のピッチで設けられた複数の第1の導電線と、ダミーセル領域に第1の導電線とは異なるピッチで設けられた複数の第2の導電線と、ダミーセル領域に互いの間隔が前記第1の導電線間のピッチと同じになるように前記第2の導電線に隣接して設けられた電気的には作動しない第3の導電線とを備えたことを特徴とする誘電体メモリ。

IPC (5件)：

H01L 27/10 451 ,  G11C 11/22 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 451 ,  G11C 11/22 ,  H01L 29/78 371