特許
J-GLOBAL ID：200903035970105690
半導体メモリ素子およびその素子分離領域の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
山崎 宏 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-180910
公開番号（公開出願番号）：特開平5-029579
出願日： 1991年07月22日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 エッジ部の電流リークが少ない溝型素子間分離を可能にする。【構成】 1つのビット線コンタクト孔14と両側に隣接するキャパシタコンタクト孔13,13とを結ぶ線分に沿った領域で、斜めの活性領域15を形成する。各活性領域15に含まれるキャパシタコンタクト13孔のうち、互いに隣接するキャパシタコンタクト孔13同士を1本のビット線11あるいは1本のワード線12を隔てて存在させる。また、ワード線12方向に互いに隣接する活性領域15に含まれるビット線コンタクト孔14同士を互いに1本のワード線12を隔てて存在させる。素子分離領域16を素子分離溝とこの素子分離溝内に半導体基板の表面のレベル以上まで充填される絶縁膜で構成する。こうして、素子分離溝のエッジ部を絶縁膜で覆って電流リークを少なくし、素子分離領域16の間隔を同じにして溝型素子間分離を容易に可能にする。
請求項（抜粋）：
半導体基板の表面に形成された1つのトランジスタとビット線上まで延在する1つのキャパシタを有する半導体メモリセルにおける上記トランジスタの2つのソース/ドレイン領域のうちの一方がビット線コンタクト孔を介して上記ビット線に接続され、他方がキャパシタコンタクト孔を介して上記キャパシタに接続されると共に、1本のビット線コンタクト孔を2つの半導体メモリセルで共有して成る半導体メモリ素子において、上記キャパシタコンタクト孔を、一方向に平行に配列された複数のビット線と上記一方向に対して垂直方向に平行に配列された複数のワード線とによって囲まれた領域に形成し、上記ビット線コンタクト孔を、上記複数のビット線と上記複数のワード線の間隙との交差領域に形成し、1つのビット線コンタクト孔とこのビット線コンタクト孔の両側に隣接する2つのキャパシタコンタクト孔とを一直線に結ぶ線分に沿った領域で、上記線分の方向が上記ビット線およびワード線の方向に対して斜めの方向である1つの活性領域を形成し、各活性領域に含まれているキャパシタコンタクト孔のうち互いに隣接するキャパシタコンタクト孔同士は1本のビット線あるいは1本のワード線を隔てて存在すると共に、上記ワード線の方向に互いに隣接する活性領域に含まれているビット線コンタクト孔同士は互いに1本のワード線を隔てて存在するように成し、上記各活性領域間を分離する素子分離領域を、上記半導体基板に刻まれた素子分離溝とこの素子分離溝内に上記半導体基板の表面のレベル以上まで充填されて上記素子分離溝のエッジ部を覆う絶縁膜とによって形成したことを特徴とする半導体メモリ。
引用特許：
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