特許
J-GLOBAL ID：200903035978541619
パターン認識装置
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
西山 恵三
, 内尾 裕一
公報種別：公開公報
出願番号（国際出願番号）：特願2002-322716
公開番号（公開出願番号）：特開2004-157754
出願日： 2002年11月06日
公開日（公表日）： 2004年06月03日
要約：
【課題】単純な回路構成で階層的処理ができるパターン認識装置を提供する。【解決手段】同一の入力に対しそれぞれ異なる1つの特徴を検出するための複数の検出処理手段1041、1042、・・・と、検出された複数の特徴を処理結果毎に空間的に統合する複数の統合処理手段1051、1052、・・・と、検出結果を保持する複数の検出メモリ1071、1072、・・・と、統合処理結果を保持する複数の統合メモリ1011、1012、・・・と、所定のタイミングで所定の検出処理手段と統合メモリが接続される共有データ線1030と、それぞれ所定の検出処理手段と統合処理手段と検出メモリとが接続される複数の局所データ線1061、1062、・・・とを有し、統合処理手段に複数の検出メモリから検出処理結果を入力し、統合メモリから統合処理結果を複数の検出処理手段に入力するようにし、検出メモリ及び/または統合メモリに強誘電体材料を用いる。【選択図】 図1
請求項（抜粋）：
入力信号の中に含まれる所定のパターンを検出するパターン認識装置において、
同一の入力に対しそれぞれ異なる1つの特徴を検出するための複数の検出処理手段と、
前記複数の検出処理手段で検出された特徴を、各処理結果毎に、空間的に統合する複数の統合処理手段と、
前記検出処理手段の処理結果を保持する複数の検出メモリと、
前記統合処理手段の処理結果を保持する複数の統合メモリと、
所定のタイミングで所定の前記検出処理手段及び所定の前記統合メモリが接続される共有データ線と、
それぞれ所定の前記検出処理手段と前記統合処理手段と前記検出メモリとが接続される複数の局所データ線とを有し、
前記統合処理手段に、複数の前記検出メモリに保持された前記検出処理手段の処理結果を読み出して入力するようにし、
前記統合メモリに保持された前記統合処理手段の処理結果を読み出して、複数の前記検出処理手段に入力するように動作し、
前記検出メモリ及び/または統合メモリが、強誘電体材料を用いた素子から構成されているメモリであることを特徴とするパターン認識装置。
IPC (3件)：
G06T7/00
, G06T1/20
, G11C11/22
G06T7/00 350C
, G06T1/20 B
, G11C11/22 501Z
5B057CA12
, 5B057CA16
, 5B057CH04
, 5B057CH11
, 5B057DA11
, 5B057DB02
, 5B057DC36
, 5L096HA09
, 5L096HA11
, 5L096LA11
, 5L096LA14
