特許

J-GLOBAL ID：200903035988947796

CMOS半導体装置

発明者： 桝本 浩明
出願人/特許権者： ローム株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平7-178988
公開番号（公開出願番号）：特開平8-102526
出願日： 1988年07月22日
公開日（公表日）： 1996年04月16日
要約：

【要約】【課題】 簡易な製造方法で特性の良い容量素子を内蔵したCMOS半導体装置を提供できるようにする。【解決手段】 第1導電型の半導体基板の複数箇所に形成された第2導電型のウェルと、第1導電型の半導体基板に形成された第2導電型のMOSトランジスタと、第2導電型のウェルの少なくとも一つにMOSトランジスタの形成と同時に第2導電型の不純物を導入して形成されたキャパシタ領域と、キャパシタ領域の上部に絶縁層を介して設けられたゲート電極と、を有してキャパシタ領域とゲート電極との間に形成された容量体を有するCMOS半導体装置において、容量体は、ゲート電極の一部に開口部が設けられ、ゲート電極の周辺と開口部に表れたキャパシタ領域に第2導電型の不純物が導入され、ゲート電極の周辺および開口部の第2導電型の不純物領域が金属配線で接続されている。

請求項（抜粋）：

第1導電型の半導体基板の複数箇所に形成された第2導電型のウェルと、第1導電型の前記半導体基板に形成された第2導電型のMOSトランジスタと、第2導電型の前記ウェルの少なくとも一つに前記MOSトランジスタの形成と同時に第2導電型の不純物を導入して形成されたキャパシタ領域と、前記キャパシタ領域の上部に絶縁層を介して設けられたゲート電極と、を有して前記キャパシタ領域と前記ゲート電極との間に形成された容量体を有するCMOS半導体装置において、前記容量体は、前記ゲート電極の一部に開口部が設けられ、前記ゲート電極の周辺と前記開口部に表れた前記キャパシタ領域に第2導電型の不純物が導入され、前記ゲート電極の周辺および前記開口部の第2導電型の不純物領域が金属配線で接続されていることを特徴とするCMOS半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/94

FI (2件)：

H01L 27/04 C ,  H01L 27/08 321 Z

引用特許：

審査官引用 (2件)

• 特開昭62-108566
  
• 特開昭63-086465