特許

J-GLOBAL ID：200903035996756193

半導体デバイスおよびその製造方法

発明者： 上▲柳▼ 勝道 ,  佐々木 光夫 ,  酒井 利明
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-045631
公開番号（公開出願番号）：特開2002-323513
出願日： 2002年02月22日
公開日（公表日）： 2002年11月08日
要約：

【要約】【課題】 構造体の下部を犠牲層エッチングして乾燥させる工程において構造体が下部の基板にくっついてしまうというスティッキングを防止する。【解決手段】 第3層のSi101表面に全面あるいは部分的に高濃度不純物領域を形成し、第3層の全面に第2層の酸化膜SiO2102を形成し、これと第1層のSi基板とを接合し、第3層のSiを鏡面研磨することでSOIウエハを得る。次に、これにレジスト104をパターニングし、第3層のSiに構造体の外形を決める溝や貫通穴を形成し、形成された検出構造体103に対向する第2層の酸化膜SiO2を除去すると同時に、第3層の高濃度不純物領域を形成した面に約0.01〜0.5μmの凹凸112を形成する。その凹凸の部分により第3層と第1層との接触面積が減少するので、液体の表面張力300によって発生する第3層の第1層方向の吸引力が低減され、スティッキングが確実に防止される。

請求項（抜粋）：

第1層のSi基板と第3層のSiとを第2層の酸化膜で接合した3層構造のSOIを有する半導体デバイスにおいて、前記第3層に形成された検出構造体に接する前記第2層は犠牲層として除去され、前記第3層および前記第1層の対向する少なくともいずれかの面に凹凸が形成されたことを特徴とする半導体デバイス。

IPC (3件)：

G01P 15/12 ,  G01P 15/125 ,  H01L 29/84

FI (3件)：

G01P 15/12 ,  G01P 15/125 ,  H01L 29/84 A

Fターム (16件)：

4M112AA02 ,  4M112BA01 ,  4M112CA21 ,  4M112CA28 ,  4M112DA03 ,  4M112DA04 ,  4M112DA05 ,  4M112DA10 ,  4M112DA12 ,  4M112DA18 ,  4M112EA01 ,  4M112EA03 ,  4M112EA06 ,  4M112EA10 ,  4M112EA11 ,  4M112FA20