特許

J-GLOBAL ID：200903036082459146

記憶装置、記憶装置用の制御装置及びこれらを用いた記憶システム

発明者： 石渡 俊一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-270542
公開番号（公開出願番号）：特開2001-092771
出願日： 1999年09月24日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】読み出しの割合が書き込みに比較して多い場合に、ピンや信号線の稼働率を高くでき、実効的なバンド幅を広くできる記憶装置、記憶装置用の制御装置及びこれらを用いた記憶システムを提供することを目的としている。【解決手段】データのビット幅が広いシンクロナスDRAMにおいて、読み出しデータと書き込みデータのピンと信号線28,38を、RAS、CAS、WE等のコマンドCOM、バンク選択、アドレスADDのピン及び信号線と共用し、データを多重に転送することを特徴としている。これにより、読み出しの比率が書き込みと比較してかなり多い応用において、ピン数や信号線数をほとんど増やさずに実効上のDRAMのバンド幅を増やすことができる。

請求項（抜粋）：

コマンド、アドレス及び書き込みデータが時分割多重で転送される信号線から、選択信号にしたがってコマンド、アドレス及び書き込みデータを分離するデマルチプレクサと、前記デマルチプレクサで分離された書き込みデータのビット幅を整数倍に変換するシリアルパラレル変換器と、前記デマルチプレクサで分離されたコマンドとアドレスから、書き込みのタイミングを制御する信号、書き込みコマンド、及び書き込み用カラムアドレスを生成する回路と、この書き込みコマンドと書き込み用カラムアドレスを、前記書き込みのタイミングを制御する信号にしたがって、書き込み以外のコマンドとアドレスとの選択を行うマルチプレクサとを具備することを特徴とする記憶装置。

IPC (4件)：

G06F 13/16 510 ,  G06F 13/16 ,  G11C 11/407 ,  G11C 11/401

FI (5件)：

G06F 13/16 510 J ,  G06F 13/16 510 H ,  G11C 11/34 354 Z ,  G11C 11/34 362 G ,  G11C 11/34 362 S

Fターム (11件)：

5B024AA11 ,  5B024AA15 ,  5B024BA21 ,  5B024BA25 ,  5B024BA29 ,  5B024CA15 ,  5B024CA18 ,  5B024CA27 ,  5B060MB03 ,  5B060MB08 ,  5B060MB09