特許

J-GLOBAL ID：200903036112654305

電界効果トランジスタおよびその製造方法

発明者： 中澤 敏志 ,  上田 哲三
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  内藤 浩樹 ,  永野 大介
公報種別：公開公報
出願番号（国際出願番号）：特願2006-022046
公開番号（公開出願番号）：特開2007-207820
出願日： 2006年01月31日
公開日（公表日）： 2007年08月16日
要約：

【課題】ノーマリーオフ型を実現するために、高いショットキー障壁を有し、かつ寄生抵抗の増大を抑制する電界効果トランジスタおよびその製造方法を提供する。【解決手段】サファイア基板101上にアンドープGaN層102およびn型AlGaN層103がエピタキシャル成長により順に形成されている。アンドープGaN層102上部には二次元電子ガスが発生しており、アンドープGaN層102上部は電界効果トランジスタのチャネル層として機能する。n型AlGaN層103上の一部にはn型InN層104が形成されており、n型InN層104上にはNi/Pt/Au電極106が形成されている。またn型AlGaN層103上にはTi/Al電極105が形成されている。 以上の構成によれば、従来の電界効果トランジスタでは不可能であった高いショットキー障壁を形成できるので、ノーマリーオフ型の電界効果トランジスタを実現することが可能となる。【選択図】図1

請求項（抜粋）：

第一の半導体層と、前記第一の半導体層の主面と接する第二の半導体層と、前記第二の半導体層の主面上に選択的に形成され、且つ前記第二の半導体層の主面と接する第三の半導体層と、前記第三の半導体層に接するゲート電極と、前記第一の半導体層又は前記第二の半導体層に接するソース電極及びドレイン電極とを有し、禁制帯幅が前記第三の半導体層、前記第一の半導体層、前記第二の半導体層の順に大きくなっていることを特徴とする、電界効果トランジスタ。

IPC (5件)：

H01L 29/812 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 21/28 ,  H01L 29/417

FI (4件)：

H01L29/80 H ,  H01L21/28 301B ,  H01L21/28 301R ,  H01L29/50 J

Fターム (31件)：

4M104AA04 ,  4M104AA07 ,  4M104BB05 ,  4M104BB14 ,  4M104CC01 ,  4M104CC03 ,  4M104DD35 ,  4M104DD68 ,  4M104DD78 ,  4M104GG12 ,  4M104HH15 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ06 ,  5F102GJ10 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GQ01 ,  5F102GR01 ,  5F102GS02 ,  5F102GT01 ,  5F102GV08 ,  5F102HC01 ,  5F102HC15