特許
J-GLOBAL ID：200903036152066473
クロック同期型半導体記憶装置およびそのアクセス方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-085489
公開番号（公開出願番号）：特開平8-235855
出願日： 1992年12月22日
公開日（公表日）： 1996年09月13日
要約：
【要約】【課題】 高速かつ頻繁な列アドレス指定の変化に対応したクロック同期型半導体記憶装置およびそのアクセス方法を提供する。【解決手段】 クロック信号に同期して実行されるクロック同期型半導体記憶装置において、行および列アドレスデータによりデータアクセス対象のメモリセルは指定され、メモリセルは少なくとも2つ以上のブロックに分割されており、一方のブロックがアクセス動作状態のとき、他方のブロックはアクセス動作準備状態もしくはアクセス動作待機状態に設定され、あるブロックがアクセス指定されたとき、該ブロックがアクセス動作状態であればアクセス動作準備状態を経てアクセス動作状態に設定され、もしくはあるブロックがアクセス指定されたとき該ブロックがアクセス動作準備状態またはアクセス動作待機状態であればアクセス動作状態に設定され、該アクセス動作状態に設定されるブロックの指定は、ブロックを指定するアドレスデータの所定のビットにより指定される。
請求項（抜粋）：
行列状に配置された複数のメモリセルから構成され、該メモリセルは複数のブロックに分割された構成を有するメモリと、前記メモリと外部とのデータアクセスを行うため、一まとまりのアクセスデータを一時的に蓄積する複数のレジスタと、前記レジスタのいずれかに前記アクセスデータを格納するかの選択を行うスクランブル手段と、クロック信号のサイクル毎に、前記スクランブル手段に前記レジスタのそれぞれに所定の順序で巡回的に前記アクセスデータを格納させる制御を行うスクランブラー制御回路と、前記レジスタおよび外部とのデータのより取りを行う出力手段とから構成され、前記スクランブル制御手段は、データアクセス開始のための先頭アドレスが与えられる毎に前記スクランブル手段の選択順位を所定の順序で設定する機能を有することを特徴とするクロック同期型半導体記憶装置。
FI (2件)：
G11C 11/34 362 C
, G11C 11/34 362 H
