特許

J-GLOBAL ID：200903036169708983

DMOSトランジスタとその製造法

発明者： サットウィンダー マルヒ ,  テイラー アール.エフランド
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-169167
公開番号（公開出願番号）：特開平5-235361
出願日： 1992年06月26日
公開日（公表日）： 1993年09月10日
要約：

【要約】 (修正有)【目的】 半導体ウエハの上に、セル・ピッチが小さく、小形で、単位面積当りの抵抗率が増強され、したがって、電流処理能力の大きいDMOSトランジスタと、高い信頼性をもって前記DMOSトランジスタを製造する製造法とを提供する。【構成】 半導体層の上に開口部19に予め定められたパターンを有する絶縁ゲート導電体層18が作成され、この側壁に自己整合してウエルが注入により形成される。次に第1表面領域22が前記ウエル内に作成され、又防食用側壁層が前記19内に作成される。次に第2表面領域28が前記22の下部に前者が後者により事実上囲まれるように構成され、防食用側壁層が除去され、22と28は半導体層の表面で接触してソース電極を形成する。

請求項（抜粋）：

側壁を備えた開口部を定める所定のパターンを有するゲート導電体層を、第1導電形を有する半導体層の上でかつ前記第1導電形の半導体層から絶縁して作成する段階と、前記半導体層の前記表面の中に、かつ、前記ゲート導電体層の前記側壁に事実上自己整合して、第2導電形のウエルを注入する段階と、前記ゲート導電体層の前記側壁に事実上自己整合し、かつ、前記側壁の中に事実上含まれる、前記第1導電形の第1表面領域を作成する段階と、前記ゲート導電体層の前記側壁の上に所定の厚さを有し、かつ、前記開口部の中に第2開口部を定め、かつ、前記開口部の周縁部から一定の距離だけ離れた周縁部を有する、防食用側壁層を作成する段階と、前記ウエルの中に、かつ、前記防食用側壁層に事実上自己整合した、前記第2導電形の表面下の内部領域を作成する段階と、前記第1表面領域の中に事実上ありかつ前記防食用側壁層に事実上自己整合し、かつ、前記半導体層の前記表面上において前記第1表面領域によって実質的に取り囲まれた、前記第2導電形の第2表面領域を作成する段階と、前記防食用側壁層を除去する段階と、前記パターンに作成された導電体層の前記側壁の上に、かつ、前記除去された防食用側壁層の厚さより小さな所定の厚さを有し、かつ、前記第2表面領域とおよび前記第2表面領域を事実上取り囲む前記第1表面領域の一部分とを露出させる、絶縁体側壁を作成する段階と、前記半導体層の前記表面において、前記露出した第2表面領域と、前記第2表面領域を実質的に取り囲む前記露出した第1表面領域とに接触する、ソース電極を作成する段階と、を有する、第1導電形を有する半導体層の表面上に半導体装置を製造する方法。

IPC (2件)：

H01L 29/784 ,  H01L 21/265

FI (3件)：

H01L 29/78 321 D ,  H01L 21/265 S ,  H01L 29/78 321 S

引用特許：

審査官引用 (3件)

• 特開昭62-222677
  
• 特開昭63-308387
  
• 特開平4-133334