特許
J-GLOBAL ID：200903036179793113
半導体集積回路のレイアウトパターン検証装置
発明者：
出願人/特許権者：
代理人 (1件)：
西教 圭一郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-220196
公開番号（公開出願番号）：特開平7-074262
出願日： 1993年09月03日
公開日（公表日）： 1995年03月17日
要約：
【要約】【目的】 配線およびトランジスタのエミッタ面積に対する許容電流値が設計仕様を満足しているか否かを自動的に検証する。【構成】 レイアウトパターンデータを記憶するレイアウトデータベース10と、素子名、端子接続情報などのデータを記憶する回路図データベース11とに基づいて、回路図データとレイアウトパターンデータにおける素子および配線の接続関係が一致するかどうかを検証する。その結果は接続検証結果部13へ出力される。回路解析部14は、回路図データに基づいて回路シミュレーションを行い、各端子間に流れる電流などのデータを得て、そのデータを解析結果部15へ出力する。検証図形抽出部16は、検証の対象となる図形を抽出し、抽出した図形が電流値検証ルールファイル18に記憶されている仕様を満足しているか否かを検証して、検証結果データを電流値検証結果部19へ出力する。
請求項（抜粋）：
半導体集積回路のレイアウトパターンデータを記憶する第1記憶手段と、前記半導体集積回路の各素子の情報、端子接続情報を含む回路図データを記憶する第2記憶手段と、前記第1および第2記憶手段に記憶されているデータに基づいて、前記半導体集積回路のレイアウトパターンデータと回路図データとにおける対応する各素子およびその接続関係が一致するか否かの検証を行い、回路図データの各素子の情報および端子接続情報をレイアウトパターンデータに付加する接続検証手段と、前記回路図データに基づいて、前記半導体集積回路のシミュレーションを行い、前記各素子の各端子における電流値およびその極性を求める回路解析手段と、前記接続検証手段で得られたレイアウトパターンデータから検証対象の接続関係にある素子の端子間の配線図形を抽出し、その素子の端子の電流値およびその極性を前記回路解析手段から検索し、その検索した電流値およびその極性から抽出した配線図形に流れる電流値を求め、かつその配線図形の最小幅を求める抽出手段と、半導体集積回路のレイアウトパターンの配線幅に対応する許容電流値を記憶する第3記憶手段と、前記抽出手段で抽出した配線図形の配線幅に基づいて、その配線図形の配線幅に対応する許容電流値を第3記憶手段から検索し、前記配線図形に流れる電流値と許容電流値とを比較し、その比較結果を出力する比較手段とを含むことを特徴とする半導体集積回路のレイアウトパターン検証装置。
IPC (2件)：
FI (3件)：
H01L 21/82 C
, G06F 15/60 360 D
, H01L 21/82 D
